JPH06209013A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06209013A JPH06209013A JP5180162A JP18016293A JPH06209013A JP H06209013 A JPH06209013 A JP H06209013A JP 5180162 A JP5180162 A JP 5180162A JP 18016293 A JP18016293 A JP 18016293A JP H06209013 A JPH06209013 A JP H06209013A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
Abstract
(57)【要約】 （修正有）
【目的】精密なマスクアライメントを不要にする。
【構成】一主表面５に隣接する一導電型の第一領域４を
有する半導体本体３の上に第一マスク窓から離間した少
なくとも窓を有するマスク層を形成し、それを通して本
体３内に不純物を導入する。マスク層に対し選択的に除
去し得る第２マスク層を設け、これをパターン化して窓
を覆うマスク部分を残存させる。次に半導体本体をエッ
チングして凹部を形成するとともに窓の下の導入不純物
はそのままにして、反対導電型の比較的高ドープの第２
領域７を形成する。マスク、第２層を除去し、ゲート絶
縁層１０ａを形成するとともにゲート導電領域１０ｂを
設け絶縁ゲート構造１０を形成する。第２領域と凹部と
の間を延在する反対導電型の比較的低ドープの導通チャ
ネル領域１１ａを形成し、領域１１と電位壁１２ａを形
成する第４領域１２を形成して領域１１ａが１２及び４
間の可制御導電路を構成するようにする。
有する半導体本体３の上に第一マスク窓から離間した少
なくとも窓を有するマスク層を形成し、それを通して本
体３内に不純物を導入する。マスク層に対し選択的に除
去し得る第２マスク層を設け、これをパターン化して窓
を覆うマスク部分を残存させる。次に半導体本体をエッ
チングして凹部を形成するとともに窓の下の導入不純物
はそのままにして、反対導電型の比較的高ドープの第２
領域７を形成する。マスク、第２層を除去し、ゲート絶
縁層１０ａを形成するとともにゲート導電領域１０ｂを
設け絶縁ゲート構造１０を形成する。第２領域と凹部と
の間を延在する反対導電型の比較的低ドープの導通チャ
ネル領域１１ａを形成し、領域１１と電位壁１２ａを形
成する第４領域１２を形成して領域１１ａが１２及び４
間の可制御導電路を構成するようにする。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果装置
を具えた半導体装置の製造方法に関するものである。
を具えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＵＳ−Ａ−５０７２２６６号に、パワー
ＭＯＳＦＥＴを具える半導体装置の製造方法が記載され
ている。この記載によれば、一主表面に隣接してＭＯＳ
ＦＥＴのドレインドリフト領域を形成する一導電型の第
１領域を有する半導体本体を準備する。複数のマスク窓
を有する第１マスク層を一主表面上に形成し、これらマ
スク窓を通して不純物を添加して反対導電型の比較的高
ドープの第２領域を形成する。第１マスクの除去後に、
複数のマスク窓を有する第２マスク層を形成し、これら
窓を通して不純物を添加して第２領域と同一導電型であ
るがそれより低ドープの第３領域を、各第３領域か隣接
する第２領域により囲まれるように形成すると共に各第
３領域内に一導電型の第４領域を形成する。
ＭＯＳＦＥＴを具える半導体装置の製造方法が記載され
ている。この記載によれば、一主表面に隣接してＭＯＳ
ＦＥＴのドレインドリフト領域を形成する一導電型の第
１領域を有する半導体本体を準備する。複数のマスク窓
を有する第１マスク層を一主表面上に形成し、これらマ
スク窓を通して不純物を添加して反対導電型の比較的高
ドープの第２領域を形成する。第１マスクの除去後に、
複数のマスク窓を有する第２マスク層を形成し、これら
窓を通して不純物を添加して第２領域と同一導電型であ
るがそれより低ドープの第３領域を、各第３領域か隣接
する第２領域により囲まれるように形成すると共に各第
３領域内に一導電型の第４領域を形成する。
【０００３】第２マスク層の除去後に、各第４領域の中
心区域に各別のマスク窓を有する第３マスク層を設け
る。次いで露出半導体表面をエッチングして各第４及び
第３領域を貫通して第１領域内まで延在する凹部を形成
する。これら凹部は連続的な格子状トレンチ（溝）を構
成するように形成する。次に、ゲート絶縁層を溝の壁面
上に設け、次いで溝を埋めるゲート導電領域を設けるこ
とにより絶縁ゲート構造を形成する。この絶縁ゲート構
造に隣接する第３領域の部分がこの絶縁ゲート構造によ
り制御し得る第４及び第１領域間の導通チャネル領域を
形成する。
心区域に各別のマスク窓を有する第３マスク層を設け
る。次いで露出半導体表面をエッチングして各第４及び
第３領域を貫通して第１領域内まで延在する凹部を形成
する。これら凹部は連続的な格子状トレンチ（溝）を構
成するように形成する。次に、ゲート絶縁層を溝の壁面
上に設け、次いで溝を埋めるゲート導電領域を設けるこ
とにより絶縁ゲート構造を形成する。この絶縁ゲート構
造に隣接する第３領域の部分がこの絶縁ゲート構造によ
り制御し得る第４及び第１領域間の導通チャネル領域を
形成する。
【０００４】ＵＳ−Ａ−６０７２２６６号に記載されて
いるように、第２領域はプレーナＤＭＯＳ（２重拡散Ｍ
ＯＳ）技術に使用されているのと同様の方法で第３領域
より深く形成し、特に半導体本体内にトレンチより深く
延在させて、動作中にアバランシ降伏を生ずる惧れのあ
る点をトレンチコーナ部から半導体本体のバルク内に移
動させる。これによりトレンチコーナ部におけるアバラ
ンシ降伏の惧れが回避もしくは少なくとも減少し、さも
なければゲート絶縁層へのホットキャリアの注入による
性能劣化やバイポーラ降伏による装置破壊を生ずる惧れ
がある。
いるように、第２領域はプレーナＤＭＯＳ（２重拡散Ｍ
ＯＳ）技術に使用されているのと同様の方法で第３領域
より深く形成し、特に半導体本体内にトレンチより深く
延在させて、動作中にアバランシ降伏を生ずる惧れのあ
る点をトレンチコーナ部から半導体本体のバルク内に移
動させる。これによりトレンチコーナ部におけるアバラ
ンシ降伏の惧れが回避もしくは少なくとも減少し、さも
なければゲート絶縁層へのホットキャリアの注入による
性能劣化やバイポーラ降伏による装置破壊を生ずる惧れ
がある。
【０００５】
【発明が解決しようとする課題】上述した記載から明ら
かなように、バッチごとに再現可能な特性を有する装置
を製造するためには、前記ＵＳ−Ａ−５０７２２６６号
に記載された方法は第２領域、第３及び第４領域及び絶
縁ゲート構造用のトレンチの形成に使用する３個の別個
のマスク層の精密なアライメントを必要とする。更に、
実際には装置の種々の寸法にある程度の公差を許容して
種々のマスク層の任意のミスアライメントを補償して導
通チャネル領域内への第２領域形成不純物の侵入を回避
して装置のしきい値電圧に影響を与えないようにする必
要があること勿論である。このような公差を許容する必
要性は使用し得る最小横方向寸法に制限を課すことにな
る。
かなように、バッチごとに再現可能な特性を有する装置
を製造するためには、前記ＵＳ−Ａ−５０７２２６６号
に記載された方法は第２領域、第３及び第４領域及び絶
縁ゲート構造用のトレンチの形成に使用する３個の別個
のマスク層の精密なアライメントを必要とする。更に、
実際には装置の種々の寸法にある程度の公差を許容して
種々のマスク層の任意のミスアライメントを補償して導
通チャネル領域内への第２領域形成不純物の侵入を回避
して装置のしきい値電圧に影響を与えないようにする必
要があること勿論である。このような公差を許容する必
要性は使用し得る最小横方向寸法に制限を課すことにな
る。
【０００６】
【課題を解決するための手段】本発明は、絶縁ゲート電
界効果装置を具えた半導体装置を製造するに当り、絶縁
ゲート電界効果装置を具えた半導体装置を製造するに当
り、一主表面に隣接する一導電型の第１領域を有する半
導体本体を準備し、一主表面上に、第２マスク窓から離
間した少なくとも一つの第１マスク窓を有する第１マス
ク層を形成し、第１マスク層を通して半導体本体内に不
純物を導入して第１領域と反対導電型の領域を形成し、
第１マスク層上に、第１マスク層に対し選択的に除去し
得る第２マスク層を設け、第２マスク層をパターン化し
て第１マスク窓を覆うマスク部分を残存させ、半導体本
体を第２マスク窓を通してエッチングして第２マスク窓
の下方の第１領域内まで延在する凹部を形成すると共に
マスクされた第１マスク窓の下方の半導体本体内の導入
不純物はそのままにして反対導電型の比較的高ドープの
第２領域を形成させ、第１及び第２マスク層を除去し、
凹部表面又は壁面上にゲート絶縁層を形成すると共に絶
縁層上にゲート導電領域を設けることにより絶縁ゲート
構造を形成し、比較的高ドープの第２領域と凹部との間
を延在する反対導電型の比較的低ドープの第３領域を設
けて絶縁ゲート構造に隣接する導通チャネル領域を形成
し、比較的低ドープの第３領域と電位障壁を形成する第
４領域を形成して導通チャネル領域が第４及び第１領域
間にあって絶縁ゲート構造により制御し得る導電路を与
えるようにしたことを特徴とする。
界効果装置を具えた半導体装置を製造するに当り、絶縁
ゲート電界効果装置を具えた半導体装置を製造するに当
り、一主表面に隣接する一導電型の第１領域を有する半
導体本体を準備し、一主表面上に、第２マスク窓から離
間した少なくとも一つの第１マスク窓を有する第１マス
ク層を形成し、第１マスク層を通して半導体本体内に不
純物を導入して第１領域と反対導電型の領域を形成し、
第１マスク層上に、第１マスク層に対し選択的に除去し
得る第２マスク層を設け、第２マスク層をパターン化し
て第１マスク窓を覆うマスク部分を残存させ、半導体本
体を第２マスク窓を通してエッチングして第２マスク窓
の下方の第１領域内まで延在する凹部を形成すると共に
マスクされた第１マスク窓の下方の半導体本体内の導入
不純物はそのままにして反対導電型の比較的高ドープの
第２領域を形成させ、第１及び第２マスク層を除去し、
凹部表面又は壁面上にゲート絶縁層を形成すると共に絶
縁層上にゲート導電領域を設けることにより絶縁ゲート
構造を形成し、比較的高ドープの第２領域と凹部との間
を延在する反対導電型の比較的低ドープの第３領域を設
けて絶縁ゲート構造に隣接する導通チャネル領域を形成
し、比較的低ドープの第３領域と電位障壁を形成する第
４領域を形成して導通チャネル領域が第４及び第１領域
間にあって絶縁ゲート構造により制御し得る導電路を与
えるようにしたことを特徴とする。
【０００７】従って、本発明の方法によれば凹部が第２
領域と自動的にアライメントする。これは、それぞれの
位置が第１マスク層の第１及び第２マスク窓の相対位置
により決まり、アライメント処理を必要とする別個のマ
スク層によらないためである。更に、本発明方法では第
２マスク層のアライメントを、ＵＳ−Ａ−５０７２２６
６号に記載された方法のように精密にする必要がない。
第２マスク層は、第１マスク窓を覆い、凹部を形成する
ための第２マスク窓を覆わないようにする必要があるだ
けである。このように第２領域と凹部が自動的にアライ
メントすることは、製造バッチごとの装置特性の再現性
が一層良くなることを意味する。更に、比較的高ドープ
の第２領域が導通チャネル領域に侵入しないようにする
ために必要とされる公差を小さくすることができるの
で、装置の横方向寸法を小さくすることができる。
領域と自動的にアライメントする。これは、それぞれの
位置が第１マスク層の第１及び第２マスク窓の相対位置
により決まり、アライメント処理を必要とする別個のマ
スク層によらないためである。更に、本発明方法では第
２マスク層のアライメントを、ＵＳ−Ａ−５０７２２６
６号に記載された方法のように精密にする必要がない。
第２マスク層は、第１マスク窓を覆い、凹部を形成する
ための第２マスク窓を覆わないようにする必要があるだ
けである。このように第２領域と凹部が自動的にアライ
メントすることは、製造バッチごとの装置特性の再現性
が一層良くなることを意味する。更に、比較的高ドープ
の第２領域が導通チャネル領域に侵入しないようにする
ために必要とされる公差を小さくすることができるの
で、装置の横方向寸法を小さくすることができる。
【０００８】絶縁ゲート電界効果装置は、例えばパワー
半導体装置とする場合には、多数の並列接続絶縁ゲート
電界効果装置セルから成るものとすることができる。こ
の場合には、本発明方法では、第１マスク層を第２マス
ク窓により分離され且つ第２マスク窓から離間した複数
個の第１マスク窓を有するように形成し、この第１マス
ク層を通して不純物を導入して各第１マスク窓の下に各
別の第２領域を形成し、各第２領域に対し各別の第３領
域及び第４領域を設けるようにする。
半導体装置とする場合には、多数の並列接続絶縁ゲート
電界効果装置セルから成るものとすることができる。こ
の場合には、本発明方法では、第１マスク層を第２マス
ク窓により分離され且つ第２マスク窓から離間した複数
個の第１マスク窓を有するように形成し、この第１マス
ク層を通して不純物を導入して各第１マスク窓の下に各
別の第２領域を形成し、各第２領域に対し各別の第３領
域及び第４領域を設けるようにする。
【０００９】第１マスク層は、第２マスク窓が格子状溝
孔を形成し、この格子状溝孔で囲まれた第１マスク層の
島内に第１マスク窓を有するように形成することができ
る。この場合、凹部及び従って絶縁ゲート構造が同様に
格子状パターンになる。逆に、第１マスク層を、格子状
溝孔を形成する第１マスク窓により離間された複数個の
第２マスク窓を有するように形成することもできる。こ
の場合には、連続的な格子状第２領域が複数個の絶縁ゲ
ートを含む凹部を分離し、これらゲートを次の金属化に
より相互接続する。
孔を形成し、この格子状溝孔で囲まれた第１マスク層の
島内に第１マスク窓を有するように形成することができ
る。この場合、凹部及び従って絶縁ゲート構造が同様に
格子状パターンになる。逆に、第１マスク層を、格子状
溝孔を形成する第１マスク窓により離間された複数個の
第２マスク窓を有するように形成することもできる。こ
の場合には、連続的な格子状第２領域が複数個の絶縁ゲ
ートを含む凹部を分離し、これらゲートを次の金属化に
より相互接続する。
【００１０】第２マスク窓上に、第２領域を形成する不
純物の導入中これをマスクする中間マスクを設けること
ができる。この場合には凹部を形成するための第２マス
ク窓をマスクすることにより第２マスク窓を第１マスク
層を通して導入される不純物から保護することができ、
これにより第２マスク窓を経て注入される不純物の横方
向散乱の可能性を除去し、凹部のエッチングを注意深く
行ってこのような横方向散乱不純物（装置のしきい値電
圧に僅かではあるが影響を及ぼす惧れがある）を除去す
る必要がないようにすることができる。或いは又、第２
マスク窓の大きさを反対導電型不純物の注入後に僅かに
大きくして次の凹部のエッチングにより横方向散乱不純
物が除去されるようにすることもできる。
純物の導入中これをマスクする中間マスクを設けること
ができる。この場合には凹部を形成するための第２マス
ク窓をマスクすることにより第２マスク窓を第１マスク
層を通して導入される不純物から保護することができ、
これにより第２マスク窓を経て注入される不純物の横方
向散乱の可能性を除去し、凹部のエッチングを注意深く
行ってこのような横方向散乱不純物（装置のしきい値電
圧に僅かではあるが影響を及ぼす惧れがある）を除去す
る必要がないようにすることができる。或いは又、第２
マスク窓の大きさを反対導電型不純物の注入後に僅かに
大きくして次の凹部のエッチングにより横方向散乱不純
物が除去されるようにすることもできる。
【００１１】第１マスク層を経て導入された反対導電型
不純物は第１領域内に十分深く拡散させて比較的高ドー
プの第２領域を主表面から半導体本体内に凹部の深さよ
り大きい距離に亘って延在させることができる。このよ
うにすると、装置が動作中にアラランシ降伏する点が絶
縁ゲート構造部から半導体本体のバルク内へ移る。これ
により、さもなければ性能劣化をもたらすゲート絶縁層
内へのホット電荷キャリアの注入の惧れが減少する。ア
バランシ降伏の開始点を半導体装置のバルク内へ移すこ
とは、装置を誘導性負荷のスイッチングに用いる場合に
有利である。その理由は、半導体本体のバルク内では大
電流を流すことができ、従って誘導性負荷のスイッチン
グ中に発生し得る装置の端子電圧の急上昇により生ずる
過大エネルギーを、アハランシ降伏が凹状絶縁ゲート構
造に隣接して開始する場合より一層高速に消散させるこ
とができる。よって、装置の回復不能な降伏の可能性が
減少する。第２領域が絶縁ゲート構造に自動的にアライ
メントするということは、多数の装置セルから成る装置
の場合には、第２領域を絶縁ゲート構造に対し中心に位
置させて、このような自動アライメントのない場合にミ
スアライメントにより起こり得るような、装置の一部が
装置の他の部分より弱くなる（即ち、規制バイポーラ作
用を受け易くなる）ことが起こらないようにすることが
できる。
不純物は第１領域内に十分深く拡散させて比較的高ドー
プの第２領域を主表面から半導体本体内に凹部の深さよ
り大きい距離に亘って延在させることができる。このよ
うにすると、装置が動作中にアラランシ降伏する点が絶
縁ゲート構造部から半導体本体のバルク内へ移る。これ
により、さもなければ性能劣化をもたらすゲート絶縁層
内へのホット電荷キャリアの注入の惧れが減少する。ア
バランシ降伏の開始点を半導体装置のバルク内へ移すこ
とは、装置を誘導性負荷のスイッチングに用いる場合に
有利である。その理由は、半導体本体のバルク内では大
電流を流すことができ、従って誘導性負荷のスイッチン
グ中に発生し得る装置の端子電圧の急上昇により生ずる
過大エネルギーを、アハランシ降伏が凹状絶縁ゲート構
造に隣接して開始する場合より一層高速に消散させるこ
とができる。よって、装置の回復不能な降伏の可能性が
減少する。第２領域が絶縁ゲート構造に自動的にアライ
メントするということは、多数の装置セルから成る装置
の場合には、第２領域を絶縁ゲート構造に対し中心に位
置させて、このような自動アライメントのない場合にミ
スアライメントにより起こり得るような、装置の一部が
装置の他の部分より弱くなる（即ち、規制バイポーラ作
用を受け易くなる）ことが起こらないようにすることが
できる。
【００１２】第４領域は関連する比較的高ドープの第２
領域と一主表面で終るｐｎ接合を形成する一導電型の半
導体領域として形成することができる。或いは又、第４
領域は第３領域とショットキー接点を形成する導電領域
又は一主表面上に設けたドープ半導体層とすることがで
きる。
領域と一主表面で終るｐｎ接合を形成する一導電型の半
導体領域として形成することができる。或いは又、第４
領域は第３領域とショットキー接点を形成する導電領域
又は一主表面上に設けたドープ半導体層とすることがで
きる。
【００１３】第１及び第２マスク層はゲート絶縁層を形
成する前に除去することができる。第１及び第２マスク
層をフォトレジスト層として設け、第１マスク層は、こ
れを加熱し、次いで第２領域を形成する反対導電型不純
物を第１マスクを経て半導体本体内に注入することによ
り、第２マスク層のパターン化処理に耐えるものとする
ことができる。
成する前に除去することができる。第１及び第２マスク
層をフォトレジスト層として設け、第１マスク層は、こ
れを加熱し、次いで第２領域を形成する反対導電型不純
物を第１マスクを経て半導体本体内に注入することによ
り、第２マスク層のパターン化処理に耐えるものとする
ことができる。
【００１４】本例では、第１及び第２マスク層を両層と
もフォトレジスト材料で形成することができ、これは、
第１マスク層を硬化させて第２マスク層のパターン化処
理に耐えるものとすることにより達成される。フォトレ
ジストの使用は、これら材料は安価であると共に比較的
迅速に容易に被着しパターン化することができるために
有利である。
もフォトレジスト材料で形成することができ、これは、
第１マスク層を硬化させて第２マスク層のパターン化処
理に耐えるものとすることにより達成される。フォトレ
ジストの使用は、これら材料は安価であると共に比較的
迅速に容易に被着しパターン化することができるために
有利である。
【００１５】本発明方法の変形例では、一主表面上に絶
縁層を設け、その上にマスク窓を有するフォトレジスト
マスク層を形成し、そのマスク窓を通して前記絶縁層を
エッチングしてこの絶縁層に第１及び第２マスク窓を形
成することにより前記第１マスク層を形成する。第１マ
スク層の形成に絶縁層を使用すると、フォトレジストマ
スクよりも凹部エッチング中の腐食を受けにくくなる利
点が得られる。更に、第１マスク層として絶縁層を使用
すると、第２領域を形成する不純物の導入中第２マスク
窓を保護する前述した中間マスクの使用が容易になり、
例えば中間マスクを絶縁層に対し選択的に除去し得るフ
ォトレジスト層で形成することができる。この場合に
は、第２マスク層は比較的安価で比較的迅速且つ容易に
被着しパターン化し得るフォトレジスト層として設ける
ことができる。
縁層を設け、その上にマスク窓を有するフォトレジスト
マスク層を形成し、そのマスク窓を通して前記絶縁層を
エッチングしてこの絶縁層に第１及び第２マスク窓を形
成することにより前記第１マスク層を形成する。第１マ
スク層の形成に絶縁層を使用すると、フォトレジストマ
スクよりも凹部エッチング中の腐食を受けにくくなる利
点が得られる。更に、第１マスク層として絶縁層を使用
すると、第２領域を形成する不純物の導入中第２マスク
窓を保護する前述した中間マスクの使用が容易になり、
例えば中間マスクを絶縁層に対し選択的に除去し得るフ
ォトレジスト層で形成することができる。この場合に
は、第２マスク層は比較的安価で比較的迅速且つ容易に
被着しパターン化し得るフォトレジスト層として設ける
ことができる。
【００１６】ゲート導電層は、いわゆるトレンチＦＥＴ
型装置のように凹部内に充填して比較的平坦な表面とな
し、次の金属化層の良好なカバレージが得られるように
することができる。比較的低ドープの第３領域は、第１
マスク層を形成する前に一主表面に隣接する反対導電型
の連続層を形成することにより設けることができる。こ
の場合には、第３領域の形成に如何なるマスク層も必要
なく、第３領域は後に形成される隣接する第２領域及び
凹部により限界される。
型装置のように凹部内に充填して比較的平坦な表面とな
し、次の金属化層の良好なカバレージが得られるように
することができる。比較的低ドープの第３領域は、第１
マスク層を形成する前に一主表面に隣接する反対導電型
の連続層を形成することにより設けることができる。こ
の場合には、第３領域の形成に如何なるマスク層も必要
なく、第３領域は後に形成される隣接する第２領域及び
凹部により限界される。
【００１７】
【実施例】本発明の実施例を図面を参照して詳細に説明
する。各図は正確な寸法比で示してなく、明瞭のために
特に各層又は各領域の厚さのような所定の寸法を大きく
拡大して示してある。また全図を通して対応する部分に
は同一の符号を付してある。
する。各図は正確な寸法比で示してなく、明瞭のために
特に各層又は各領域の厚さのような所定の寸法を大きく
拡大して示してある。また全図を通して対応する部分に
は同一の符号を付してある。
【００１８】図面には、絶縁ゲート電界効果装置２を具
えた半導体装置１を製造する本発明の方法が示してあ
り、この方法では一主表面５に隣接する一導電型の第１
領域４を有する半導体本体３を準備し、一主表面５上
に、第２マスク窓６ｂから離間した少なくとも一つの第
１マスク窓６ａを有する第１マスク層６を形成し、第１
マスク層６を通して半導体本体３内に不純物を導入して
第１領域４と反対導電型の領域７ａ及び７ｂを形成し、
第１マスク層６上に、第１マスク層６に対し選択的に除
去し得る第２マスク層８を設け、第２マスク層８をパタ
ーン化して第１マスク窓６ａを覆うマスク部分８ａを残
存させ、半導体本体３を第２マスク窓６ｂを通してエッ
チングして第２マスク窓６ｂの下方の第１領域４内まで
延在する凹部９を形成すると共にマスクされた第１マス
ク窓６ａの下方の半導体本体内の導入不純物はそのまま
にして反対導電型の比較的高ドープの第２領域７を形成
させ、第１及び第２マスク層６及び８を除去し、凹部表
面又は壁面９ａ上にゲート絶縁層１０ａを形成すると共
に絶縁層１０ａ上にゲート導電領域１０ｂを設けること
により絶縁ゲート構造１０を形成し、比較的高ドープの
第２領域と凹部９との間を延在する反対導電型の比較的
低ドープの第３領域１１を設けて絶縁ゲート構造に隣接
する導通チャネル領域１１ａを形成し、比較的低ドープ
の第３領域１１と電位障壁１２ａを形成する第４領域１
２を形成して導通チャネル領域１１ａが第４及び第１領
域１２及び４間にあって絶縁ゲート構造１０により制御
し得る導電路を与えるようにする。
えた半導体装置１を製造する本発明の方法が示してあ
り、この方法では一主表面５に隣接する一導電型の第１
領域４を有する半導体本体３を準備し、一主表面５上
に、第２マスク窓６ｂから離間した少なくとも一つの第
１マスク窓６ａを有する第１マスク層６を形成し、第１
マスク層６を通して半導体本体３内に不純物を導入して
第１領域４と反対導電型の領域７ａ及び７ｂを形成し、
第１マスク層６上に、第１マスク層６に対し選択的に除
去し得る第２マスク層８を設け、第２マスク層８をパタ
ーン化して第１マスク窓６ａを覆うマスク部分８ａを残
存させ、半導体本体３を第２マスク窓６ｂを通してエッ
チングして第２マスク窓６ｂの下方の第１領域４内まで
延在する凹部９を形成すると共にマスクされた第１マス
ク窓６ａの下方の半導体本体内の導入不純物はそのまま
にして反対導電型の比較的高ドープの第２領域７を形成
させ、第１及び第２マスク層６及び８を除去し、凹部表
面又は壁面９ａ上にゲート絶縁層１０ａを形成すると共
に絶縁層１０ａ上にゲート導電領域１０ｂを設けること
により絶縁ゲート構造１０を形成し、比較的高ドープの
第２領域と凹部９との間を延在する反対導電型の比較的
低ドープの第３領域１１を設けて絶縁ゲート構造に隣接
する導通チャネル領域１１ａを形成し、比較的低ドープ
の第３領域１１と電位障壁１２ａを形成する第４領域１
２を形成して導通チャネル領域１１ａが第４及び第１領
域１２及び４間にあって絶縁ゲート構造１０により制御
し得る導電路を与えるようにする。
【００１９】このような方法によれば、凹部９が第２領
域７と自動的にアライメントする。その理由は、それぞ
れの位置が単一マスク層６に形成された第１及び第２マ
スク窓６ａ及び６ｂの相対位置により決まるためであ
る。更に、第２マスク層８のアライメントは臨界的に行
う必要はない。その理由は、第２マスク８は第１マスク
窓６ａを覆い、少なくとも一つの第２マスク窓６ｂを凹
部９の形成のために露出するようにする必要があるだけ
であるからである。これはアライメント公差の低減を可
能にする。絶縁ゲート電界効果装置が図面につき以下に
記載する実施例のように多数のセルから成る場合には、
このことは実装密度の増大を可とし、オン抵抗値の低下
またはチップサイズの減少を得ることができる。
域７と自動的にアライメントする。その理由は、それぞ
れの位置が単一マスク層６に形成された第１及び第２マ
スク窓６ａ及び６ｂの相対位置により決まるためであ
る。更に、第２マスク層８のアライメントは臨界的に行
う必要はない。その理由は、第２マスク８は第１マスク
窓６ａを覆い、少なくとも一つの第２マスク窓６ｂを凹
部９の形成のために露出するようにする必要があるだけ
であるからである。これはアライメント公差の低減を可
能にする。絶縁ゲート電界効果装置が図面につき以下に
記載する実施例のように多数のセルから成る場合には、
このことは実装密度の増大を可とし、オン抵抗値の低下
またはチップサイズの減少を得ることができる。
【００２０】図面につき更に詳しく説明する。第１図は
半導体本体３の一部分を示し、本例では半導体本体３は
一導電型、本例ではｎ導電型の高ドープ単結晶シリコン
基板４ａを具え、その上に第１領域４を形成する比較的
低ドープのｎ導電型エピタキシャル層が設けられてい
る。本例では、比較的低ドープのｐ導電型単結晶シリコ
ンの層１１０を半導体本体３の一主表面５に設ける。こ
の層１１０はエピタキシャル層とすることができ、また
一主表面５内への不純物の全面又は一様導入により形成
することができる。すぐに明らかとなるように、層１１
０は比較的低ドープの導通チャネル領域形成用第３領域
１１を形成するのに使用する。
半導体本体３の一部分を示し、本例では半導体本体３は
一導電型、本例ではｎ導電型の高ドープ単結晶シリコン
基板４ａを具え、その上に第１領域４を形成する比較的
低ドープのｎ導電型エピタキシャル層が設けられてい
る。本例では、比較的低ドープのｐ導電型単結晶シリコ
ンの層１１０を半導体本体３の一主表面５に設ける。こ
の層１１０はエピタキシャル層とすることができ、また
一主表面５内への不純物の全面又は一様導入により形成
することができる。すぐに明らかとなるように、層１１
０は比較的低ドープの導通チャネル領域形成用第３領域
１１を形成するのに使用する。
【００２１】第１マスク層６をｐ導電型層１１０上方の
一主表面５上に形成する。図２に示す実施例では、第１
マスク層６を、最初に一主表面５上に絶縁層６０を堆積
することにより形成する。絶縁層６０は一般に成長又は
スパッタ堆積し、例えば慣例の化学気相成長技術により
体積したシリコン酸化物層とすることができる。単結晶
シリコンに対し選択的にエッチングし得るＳｉＮ3 ，Ｔ
ＥＯＳ，ＬＯＰＯＸのような他の適切な絶縁層を用いる
こともできる。次に、補助マスク層１３、本例では適当
な慣例のフォトレジスト層を絶縁層６０上に設け、慣例
のフォトリソグラフィおよびエッチング技術を用いてパ
ターン化して、第１マスク層の第１及び第２マスク窓の
所望の位置と一致する補助第１及び第２マスク窓１３ａ
及び１３ｂ（それぞれの一つのみを示す）を有するマス
クパターンを形成する。次に絶縁層６０を適当な慣例の
エッチング処理、代表的には反応イオンエッチング（Ｒ
ＩＥ）又はプラズマエッチングのような異方性エッチン
グ処理によりエッチングして第１及び第２マスク窓６ａ
及び６ｂを有する第１マスク層６を形成する。次の補助
マスク層１３を既知の技術で除去して図３に示す構造を
生じさせる。
一主表面５上に形成する。図２に示す実施例では、第１
マスク層６を、最初に一主表面５上に絶縁層６０を堆積
することにより形成する。絶縁層６０は一般に成長又は
スパッタ堆積し、例えば慣例の化学気相成長技術により
体積したシリコン酸化物層とすることができる。単結晶
シリコンに対し選択的にエッチングし得るＳｉＮ3 ，Ｔ
ＥＯＳ，ＬＯＰＯＸのような他の適切な絶縁層を用いる
こともできる。次に、補助マスク層１３、本例では適当
な慣例のフォトレジスト層を絶縁層６０上に設け、慣例
のフォトリソグラフィおよびエッチング技術を用いてパ
ターン化して、第１マスク層の第１及び第２マスク窓の
所望の位置と一致する補助第１及び第２マスク窓１３ａ
及び１３ｂ（それぞれの一つのみを示す）を有するマス
クパターンを形成する。次に絶縁層６０を適当な慣例の
エッチング処理、代表的には反応イオンエッチング（Ｒ
ＩＥ）又はプラズマエッチングのような異方性エッチン
グ処理によりエッチングして第１及び第２マスク窓６ａ
及び６ｂを有する第１マスク層６を形成する。次の補助
マスク層１３を既知の技術で除去して図３に示す構造を
生じさせる。
【００２２】次に、第２領域７を形成する不純物を第１
及び第２マスク窓６ａ及び６ｂを通して導入する。本例
ではこの不純物はＰ導電型であり、代表的には４５Ｋｅ
ｖ〜１００Ｋｅｖの範囲内のエネルギー、例えば７０Ｋ
ｅｖ、及び１×１０15イオン／ｃｍ2 のドーズでホウ素
イオンを注入することにより導入する。図３は第１及び
第２マスク窓６ａ及び６ｂ内に注入されたＰ導電型領域
７０ａ及び７０ｂを示している。
及び第２マスク窓６ａ及び６ｂを通して導入する。本例
ではこの不純物はＰ導電型であり、代表的には４５Ｋｅ
ｖ〜１００Ｋｅｖの範囲内のエネルギー、例えば７０Ｋ
ｅｖ、及び１×１０15イオン／ｃｍ2 のドーズでホウ素
イオンを注入することにより導入する。図３は第１及び
第２マスク窓６ａ及び６ｂ内に注入されたＰ導電型領域
７０ａ及び７０ｂを示している。
【００２３】次に、第２マスク層８を一主表面５上の構
造上に設ける。第２マスク層８は第１マスク層６及び当
然のことながら半導体本体３に対し選択的に除去し得る
材料で形成する。本例では第２マスク層８は適当な既知
のフォトレジスト材料で形成することができる。第２マ
スク層８は慣例のフォトリソグラフ及びエッチング技術
を用いてパターン化して図４に示すように第１マスク窓
６ａ（その一つのみを示す）のみを覆うマスク部分８ａ
を残存させる。こうして、第２領域７を形成すべき各第
１マスク窓６ａをそれぞれのマスク部分８ａで保護する
と共に第２マスク窓６ｂを露出させる。第１マスク層６
のマスク窓６ａ及び６ｂに対する第２マスク８のマスク
部分８ａのアライメントは格別精密にする必要はなく、
各第１マスク窓６ａを覆い第２マスク窓６ｂを露出する
ようにすればよいだけである。従って、第２マスク部分
８ａが第１マスク層６上に重なる度合は重要なことでは
ない。
造上に設ける。第２マスク層８は第１マスク層６及び当
然のことながら半導体本体３に対し選択的に除去し得る
材料で形成する。本例では第２マスク層８は適当な既知
のフォトレジスト材料で形成することができる。第２マ
スク層８は慣例のフォトリソグラフ及びエッチング技術
を用いてパターン化して図４に示すように第１マスク窓
６ａ（その一つのみを示す）のみを覆うマスク部分８ａ
を残存させる。こうして、第２領域７を形成すべき各第
１マスク窓６ａをそれぞれのマスク部分８ａで保護する
と共に第２マスク窓６ｂを露出させる。第１マスク層６
のマスク窓６ａ及び６ｂに対する第２マスク８のマスク
部分８ａのアライメントは格別精密にする必要はなく、
各第１マスク窓６ａを覆い第２マスク窓６ｂを露出する
ようにすればよいだけである。従って、第２マスク部分
８ａが第１マスク層６上に重なる度合は重要なことでは
ない。
【００２４】次に、第２マスク窓６ｂ内に露出している
半導体材料をエッチングして図４に示すように凹部９を
形成する。代表的にはこのエッチングにはＲＩＥ（反応
イオンエッチング）又はプラズマエッチング処理のよう
な異方性エッチング処理を用い、できればこのエッチン
グ後に短時間の等方性エッチングにより凹部９のコーナ
ー部９ｂを丸める又はなめらかにする。凹部９のエッチ
ングにより第２マスク窓６ｂ下方の領域７０ｂを形成す
る注入不純物を除去する。凹部９の形成に使用するエッ
チング処理は、既知の技術を用いて、第２マスク窓の真
下の側部を僅かにエッチングして領域７０ａ及び７０ｂ
の注入位置からの横方向散乱不純物を除去するように設
計するのが好ましい。
半導体材料をエッチングして図４に示すように凹部９を
形成する。代表的にはこのエッチングにはＲＩＥ（反応
イオンエッチング）又はプラズマエッチング処理のよう
な異方性エッチング処理を用い、できればこのエッチン
グ後に短時間の等方性エッチングにより凹部９のコーナ
ー部９ｂを丸める又はなめらかにする。凹部９のエッチ
ングにより第２マスク窓６ｂ下方の領域７０ｂを形成す
る注入不純物を除去する。凹部９の形成に使用するエッ
チング処理は、既知の技術を用いて、第２マスク窓の真
下の側部を僅かにエッチングして領域７０ａ及び７０ｂ
の注入位置からの横方向散乱不純物を除去するように設
計するのが好ましい。
【００２５】第１及び第２マスク窓の数は個々の装置構
造により決まる。本例では、絶縁ゲート電界効果装置を
図１１及び１２につき後に詳細に説明するように大電流
を処理し得るパワーＭＯＳＦＥＴに形成する場合には、
装置を第１領域４で与えられる共通ドレイン領域及び共
通のソース及びゲート電極を有する多数（代表的には何
百）の並列接続絶縁ゲート電界効果装置セル２０（図１
２参照）で構成する。このような場合には、絶縁ゲート
構造１０を一般に連続的な格子又は網目状に形成し、こ
のためには凹部９も同様の構造にして連続的な格子又は
網目状トレンチに形成する必要があること勿論である。
トレンチは平面図で見て任意所望の幾何形状にすること
ができる。例えば、長方形，正方形の網目又は六角形の
ような任意の他の正多角形の網目にすることができる。
図５は凹部又はトレンチ９のエッチング前の半導体本体
３の上面図であり、一つの特定の実施例の第１及び第２
マスク層６及び８のレイアウトを示す。
造により決まる。本例では、絶縁ゲート電界効果装置を
図１１及び１２につき後に詳細に説明するように大電流
を処理し得るパワーＭＯＳＦＥＴに形成する場合には、
装置を第１領域４で与えられる共通ドレイン領域及び共
通のソース及びゲート電極を有する多数（代表的には何
百）の並列接続絶縁ゲート電界効果装置セル２０（図１
２参照）で構成する。このような場合には、絶縁ゲート
構造１０を一般に連続的な格子又は網目状に形成し、こ
のためには凹部９も同様の構造にして連続的な格子又は
網目状トレンチに形成する必要があること勿論である。
トレンチは平面図で見て任意所望の幾何形状にすること
ができる。例えば、長方形，正方形の網目又は六角形の
ような任意の他の正多角形の網目にすることができる。
図５は凹部又はトレンチ９のエッチング前の半導体本体
３の上面図であり、一つの特定の実施例の第１及び第２
マスク層６及び８のレイアウトを示す。
【００２６】トレンチ９の形状を決定するのは第２マス
ク窓６ｂであり、図５に示す実施例では第２マスク窓６
ｂは第１マスク層６の、第１マスク窓６ａを含む正方形
の島６ｃにより限界された連続正方形網目状孔の形にす
る。各第１マスク窓６ａは、図５に破線で示すように、
それぞれの島６ｃと同様の形状を有し、それぞれの島の
中心に位置する。
ク窓６ｂであり、図５に示す実施例では第２マスク窓６
ｂは第１マスク層６の、第１マスク窓６ａを含む正方形
の島６ｃにより限界された連続正方形網目状孔の形にす
る。各第１マスク窓６ａは、図５に破線で示すように、
それぞれの島６ｃと同様の形状を有し、それぞれの島の
中心に位置する。
【００２７】パワーＭＯＳＦＥＴの場合でも、絶縁ゲー
ト構造は規則正しい格子又は網目に形成する必要はな
く、例えば後続の金属化処理により相互接続される多数
の平行絶縁ゲート行の形又は他の任意の適当な形に形成
することができる。一般に、絶縁ゲート構造及び関連す
る領域、従って第１及び第２マスク窓は規則正しい又は
均一なアレイ状に形成するが、必ずしもそうする必要が
あるわけではない。
ト構造は規則正しい格子又は網目に形成する必要はな
く、例えば後続の金属化処理により相互接続される多数
の平行絶縁ゲート行の形又は他の任意の適当な形に形成
することができる。一般に、絶縁ゲート構造及び関連す
る領域、従って第１及び第２マスク窓は規則正しい又は
均一なアレイ状に形成するが、必ずしもそうする必要が
あるわけではない。
【００２８】図４に示すようにトレンチ９を形成した後
に、第１及び第２マスク層６及び８を、下側シリコンに
対し第１マスク層６を選択的に除去し得る慣例の技術を
用いて除去する。絶縁ゲート電界効果装置を完成させる
後続の製造工程は、上述した製造工程の種々の変更につ
いて以下に説明した後に説明する。
に、第１及び第２マスク層６及び８を、下側シリコンに
対し第１マスク層６を選択的に除去し得る慣例の技術を
用いて除去する。絶縁ゲート電界効果装置を完成させる
後続の製造工程は、上述した製造工程の種々の変更につ
いて以下に説明した後に説明する。
【００２９】図１〜５について上に説明した実施例で
は、第１及び第２マスク窓６ａ及び６ｂをｐ導電型不純
物の注入中両方とも露出させて第１及び第２マスク窓６
ａ及び６ｂの下に領域７０ａ及び７０ｂを形成する。し
かし、図６に示すように、ｐ導電型不純物の注入前に中
間マスク層１４（例えばフォトレジストから成る）を第
１マスク層６上に設け、慣例のフォトリソグラフィ及び
エッチング技術を用いてパターン化して第２マスク窓６
ｂを覆う補助マスク部分１４ｂを形成することができ
る。この補助マスク部分１４ｂは凹部９を形成すべき半
導体区域４１を、第２領域７を形成するために導入され
るｐ導電型不純物から保護してこれら不純物が区域４１
内に注入されないように作用する。このようにすると、
凹部又はトレッチ９のエッチングにより著しい横方向散
乱注入不純物を除去して装置のしきい値電圧への悪影響
を除去する必要がなくなる。このことは、ｐ導電型不純
物の注入ドーズ及びエネルギーの選択を著しい横方向散
乱を生じないように精密に制御する必要がないことを意
味すると共に、凹部又はトレンチのエッチングにより第
２マスク窓６ｂをアンダエッチする必要がないことを意
味する。
は、第１及び第２マスク窓６ａ及び６ｂをｐ導電型不純
物の注入中両方とも露出させて第１及び第２マスク窓６
ａ及び６ｂの下に領域７０ａ及び７０ｂを形成する。し
かし、図６に示すように、ｐ導電型不純物の注入前に中
間マスク層１４（例えばフォトレジストから成る）を第
１マスク層６上に設け、慣例のフォトリソグラフィ及び
エッチング技術を用いてパターン化して第２マスク窓６
ｂを覆う補助マスク部分１４ｂを形成することができ
る。この補助マスク部分１４ｂは凹部９を形成すべき半
導体区域４１を、第２領域７を形成するために導入され
るｐ導電型不純物から保護してこれら不純物が区域４１
内に注入されないように作用する。このようにすると、
凹部又はトレッチ９のエッチングにより著しい横方向散
乱注入不純物を除去して装置のしきい値電圧への悪影響
を除去する必要がなくなる。このことは、ｐ導電型不純
物の注入ドーズ及びエネルギーの選択を著しい横方向散
乱を生じないように精密に制御する必要がないことを意
味すると共に、凹部又はトレンチのエッチングにより第
２マスク窓６ｂをアンダエッチする必要がないことを意
味する。
【００３０】中間マスク層１４を用いる代わりに、第２
マスク窓６ｂを僅かに小寸法に形成し、第２マスク層８
の形成後に僅かにエッチングして第２マスク窓６ｂの横
方向寸法を増大させて横方向散乱不純物の問題を除去す
ることもできる。
マスク窓６ｂを僅かに小寸法に形成し、第２マスク層８
の形成後に僅かにエッチングして第２マスク窓６ｂの横
方向寸法を増大させて横方向散乱不純物の問題を除去す
ることもできる。
【００３１】他の変形例では、第１及び第２マスク層６
及び８を両方ともフォトレジスト材料で形成することが
できる。この場合には、中間マスク層は不要であり、第
１マスク層１６を慣例のフォトリソグラフ及びエッチン
グ技術を用いて直接パターン化して図３に示すような第
１及び第２マスク窓６ａ及び６ｂを形成する。次に、こ
のパターン化したレジスト層を大気圧下で代表的には１
２０℃に約１０分間加熱して焼付け硬化させ、次にｐ導
電型不純物を、第１〜５図につき述べた実施例のよう
に、所望の深さ及びドーピング濃度の第２領域７を形成
すると共に不純物の横方向散乱を最小にするよう選択し
た注入ドーズ及びエネルギーで注入し、トレンチ９の形
成後にトレンチ９に隣接して多量の横方向散乱不純物が
残存して導通チャネル領域のドーピング濃度及び従って
装置のしきい値電圧が悪影響を受けることがないように
する。
及び８を両方ともフォトレジスト材料で形成することが
できる。この場合には、中間マスク層は不要であり、第
１マスク層１６を慣例のフォトリソグラフ及びエッチン
グ技術を用いて直接パターン化して図３に示すような第
１及び第２マスク窓６ａ及び６ｂを形成する。次に、こ
のパターン化したレジスト層を大気圧下で代表的には１
２０℃に約１０分間加熱して焼付け硬化させ、次にｐ導
電型不純物を、第１〜５図につき述べた実施例のよう
に、所望の深さ及びドーピング濃度の第２領域７を形成
すると共に不純物の横方向散乱を最小にするよう選択し
た注入ドーズ及びエネルギーで注入し、トレンチ９の形
成後にトレンチ９に隣接して多量の横方向散乱不純物が
残存して導通チャネル領域のドーピング濃度及び従って
装置のしきい値電圧が悪影響を受けることがないように
する。
【００３２】次に第２フォトレジストマスク層８を第１
マスク層６上に設け、慣例のフォトリソグラフィ及びエ
ッチング技術を用いてパターン化する。第１フォトレジ
ストマスク層６の変形や歪みを生ずることなく第２フォ
トレジストマスク層８を第１マスク層に対し選択的にパ
ターン化し得ると共にトレンチ９の形成に使用するプラ
ズマエッチング処理に耐え得る複合フォトレジストマス
クを得ることは、第１フォトレジストマスク層がは焼付
け処理及び領域７０を形成するｐ導電型不純物の注入に
より硬化される事実により可能になる。
マスク層６上に設け、慣例のフォトリソグラフィ及びエ
ッチング技術を用いてパターン化する。第１フォトレジ
ストマスク層６の変形や歪みを生ずることなく第２フォ
トレジストマスク層８を第１マスク層に対し選択的にパ
ターン化し得ると共にトレンチ９の形成に使用するプラ
ズマエッチング処理に耐え得る複合フォトレジストマス
クを得ることは、第１フォトレジストマスク層がは焼付
け処理及び領域７０を形成するｐ導電型不純物の注入に
より硬化される事実により可能になる。
【００３３】凹部又はトレンチ９の形成にはフォトレジ
ストマスク層とともに使用するのが好適な任意の慣例の
異方性エッチング処理、例えばプラズマ又はＲＩＥエッ
チングを用いることができ、このエッチングは、上述し
たように、第２マスク窓６ｂを既知のように僅かにアン
ダーエッチして横方向散乱不純物を除去するように設計
することができる。
ストマスク層とともに使用するのが好適な任意の慣例の
異方性エッチング処理、例えばプラズマ又はＲＩＥエッ
チングを用いることができ、このエッチングは、上述し
たように、第２マスク窓６ｂを既知のように僅かにアン
ダーエッチして横方向散乱不純物を除去するように設計
することができる。
【００３４】本例でも、第２マスク窓６ｂの下方の横方
向散乱不純物の影響を減少させるために、第２マスク窓
６ｂを僅かに小寸法に形成し、不純物注入後であって第
２フォトレジストマスク層８の形成前に第２マスク窓６
ｂを僅かにエッチングして大きくすることができる。
向散乱不純物の影響を減少させるために、第２マスク窓
６ｂを僅かに小寸法に形成し、不純物注入後であって第
２フォトレジストマスク層８の形成前に第２マスク窓６
ｂを僅かにエッチングして大きくすることができる。
【００３５】本発明者が行なった実験では、慣例のフォ
トリソグラフ及びエッチング技術を用いて薄い（代表的
には５０nm）保護酸化層を有する半導体本体３の一主表
面５上に設けた第１フォトレジスト層６に２〜３μｍ幅
の第１及び第２マスク窓６ａ及び６ｂを形成した。次に
半導体本体３に加熱又は焼付け処理を施し、半導体本体
３を空気中で大気圧下で１０分間１２０℃に加熱した。
次に第２領域７を形成する不純物としてホウ素イオンを
第１マスク層６を通して４５Kev のエネルギーで１×１
０15イオンcm-2のドーズに注入した。
トリソグラフ及びエッチング技術を用いて薄い（代表的
には５０nm）保護酸化層を有する半導体本体３の一主表
面５上に設けた第１フォトレジスト層６に２〜３μｍ幅
の第１及び第２マスク窓６ａ及び６ｂを形成した。次に
半導体本体３に加熱又は焼付け処理を施し、半導体本体
３を空気中で大気圧下で１０分間１２０℃に加熱した。
次に第２領域７を形成する不純物としてホウ素イオンを
第１マスク層６を通して４５Kev のエネルギーで１×１
０15イオンcm-2のドーズに注入した。
【００３６】注入後、第２フォトレジスト層を通常の方
法で第１マスク層６上に被着し、露光し、現像した。次
に第２フォトレジスト層の露光部分を除去して第２マス
ク層８のマスク部分８ａを残存させた。第２フォトレジ
スト層の露光部分は第１フォトレジストマスク層６に対
し極めて高い選択度をもって除去でき、第１マスク層６
のパターンの歪みみは極めて僅か（０．１μｍ以下）で
あった。
法で第１マスク層６上に被着し、露光し、現像した。次
に第２フォトレジスト層の露光部分を除去して第２マス
ク層８のマスク部分８ａを残存させた。第２フォトレジ
スト層の露光部分は第１フォトレジストマスク層６に対
し極めて高い選択度をもって除去でき、第１マスク層６
のパターンの歪みみは極めて僅か（０．１μｍ以下）で
あった。
【００３７】第１及び第２フォトレジストマスク層６及
び８から成る複合マスクをプラズマ及びＲＩＥエッチン
グ処理のマスクとして用いたところ、このマスクは単一
の硬い焼付けフォトレジスト層と少なくとも同程度の強
さであることが確かめられた。
び８から成る複合マスクをプラズマ及びＲＩＥエッチン
グ処理のマスクとして用いたところ、このマスクは単一
の硬い焼付けフォトレジスト層と少なくとも同程度の強
さであることが確かめられた。
【００３８】第１マスク層を経る半導体本体３内への不
純物の注入工程だけで第１マスク層６を、次に形成する
第２マスク層８を第１マスク層に大きな歪みや変形を生
ずることなくパターン化するのに十分な程度に硬化させ
ることができるかもしれない。しかし、この注入工程で
十分であるか否かは注入工程の性質及び特性に依存す
る。本例では先行焼付け処理により注入工程前に第１マ
スク層６を十分に硬化させて次の第２マスク層のパター
ン化に耐えるようにする。第１及び第２マスク層６及び
８を両方ともフォトレジストで形成する方法は、第２フ
ォトレジストマスク層の被着及びパターン化の容易さの
ために第１マスク層６を堆積絶縁層として形成する前述
した実施例と比較してかなり安価で高速になる。
純物の注入工程だけで第１マスク層６を、次に形成する
第２マスク層８を第１マスク層に大きな歪みや変形を生
ずることなくパターン化するのに十分な程度に硬化させ
ることができるかもしれない。しかし、この注入工程で
十分であるか否かは注入工程の性質及び特性に依存す
る。本例では先行焼付け処理により注入工程前に第１マ
スク層６を十分に硬化させて次の第２マスク層のパター
ン化に耐えるようにする。第１及び第２マスク層６及び
８を両方ともフォトレジストで形成する方法は、第２フ
ォトレジストマスク層の被着及びパターン化の容易さの
ために第１マスク層６を堆積絶縁層として形成する前述
した実施例と比較してかなり安価で高速になる。
【００３９】第１マスク層６として絶縁層又は硬質マス
クの使用は、このような絶縁性の第１マスク層６は凹部
９のエッチング処理により腐食されにくい利点を有し、
更に第２マスク窓６ｂを第２領域７を形成するために注
入させる不純物から保護するための中間マスク層１４
（図６）の使用が容易になる利点を有する。これに対
し、第１及び第２マスク層６及び８を両方ともフォトレ
ジストで形成する場合にはこのような中間マスク層１４
の使用が極めて困難になる。この場合には、焼付け第１
マスク層６を変形することなくパターン化し得ると共に
第２領域７を形成する不純物の注入後に第１マスク層６
を損傷することなく第１マスク層から除去し得る中間マ
スク層１４の材料を見つけ出し、第１マスク層６を第２
マスク層の形成中も無変形のもとのままの形に維持し得
るようにする必要がある。
クの使用は、このような絶縁性の第１マスク層６は凹部
９のエッチング処理により腐食されにくい利点を有し、
更に第２マスク窓６ｂを第２領域７を形成するために注
入させる不純物から保護するための中間マスク層１４
（図６）の使用が容易になる利点を有する。これに対
し、第１及び第２マスク層６及び８を両方ともフォトレ
ジストで形成する場合にはこのような中間マスク層１４
の使用が極めて困難になる。この場合には、焼付け第１
マスク層６を変形することなくパターン化し得ると共に
第２領域７を形成する不純物の注入後に第１マスク層６
を損傷することなく第１マスク層から除去し得る中間マ
スク層１４の材料を見つけ出し、第１マスク層６を第２
マスク層の形成中も無変形のもとのままの形に維持し得
るようにする必要がある。
【００４０】次に、図７〜１１に示す製造方法の残りに
ついて説明する。第１及び第２マスク層６及び８の除去
後に、注入不純物を半導体本体内に拡散させて図７に示
すように第２及び第３領域７及び１１を形成する。これ
は最初に酸化雰囲気中で行ない、露出半導体表面上に薄
い酸化層１０′ａを形成させて半導体本体３内に導入さ
れたホウ素の外方拡散を禁止させ、次に不活性雰囲気、
例えば窒素又はアルゴン雰囲気中で所要時間行なって第
２及び第３領域７及び１１を所要の深さに形成する。第
２領域７は、本例ではそれらの最深点がトレンチ９の底
９ｃより深くなるよう形成する。このようにすると、装
置の動作中にアバランシ降伏を生じる惧れのある点がト
レンチコーナ部９ｂから、第２及び第１領域７及び４間
の湾曲ｐｎ接合７ａに隣接する半導体本体３のバルク部
分へ移る。これにより少なくともゲート絶縁層１０ａへ
のホット電荷キャリアの注入の可能性が減少し、性能の
劣化が抑えられる。また、アバランシ降伏の開始点を半
導体装置のバルク内へ移すことは、装置を誘導性負荷の
スイッチングに使用する場合に有利であり、その理由
は、半導体本体のバルク内では大電流を流すことがで
き、従って誘導性負荷のスイッチング中に発生し得る装
置の端子電圧の急上昇による過大エネルギーをアバラン
シ降伏がトレンチ絶縁ゲート構造に隣接した位置で開始
する場合よりも一層高速に消散させることができるため
である。これにより装置の回復不能降伏の可能性が減少
する。
ついて説明する。第１及び第２マスク層６及び８の除去
後に、注入不純物を半導体本体内に拡散させて図７に示
すように第２及び第３領域７及び１１を形成する。これ
は最初に酸化雰囲気中で行ない、露出半導体表面上に薄
い酸化層１０′ａを形成させて半導体本体３内に導入さ
れたホウ素の外方拡散を禁止させ、次に不活性雰囲気、
例えば窒素又はアルゴン雰囲気中で所要時間行なって第
２及び第３領域７及び１１を所要の深さに形成する。第
２領域７は、本例ではそれらの最深点がトレンチ９の底
９ｃより深くなるよう形成する。このようにすると、装
置の動作中にアバランシ降伏を生じる惧れのある点がト
レンチコーナ部９ｂから、第２及び第１領域７及び４間
の湾曲ｐｎ接合７ａに隣接する半導体本体３のバルク部
分へ移る。これにより少なくともゲート絶縁層１０ａへ
のホット電荷キャリアの注入の可能性が減少し、性能の
劣化が抑えられる。また、アバランシ降伏の開始点を半
導体装置のバルク内へ移すことは、装置を誘導性負荷の
スイッチングに使用する場合に有利であり、その理由
は、半導体本体のバルク内では大電流を流すことがで
き、従って誘導性負荷のスイッチング中に発生し得る装
置の端子電圧の急上昇による過大エネルギーをアバラン
シ降伏がトレンチ絶縁ゲート構造に隣接した位置で開始
する場合よりも一層高速に消散させることができるため
である。これにより装置の回復不能降伏の可能性が減少
する。
【００４１】第３領域１１はトレンチ９の壁９ａの大部
分に亘って延在させるが、トレンチ９の底９ｃの少し手
前で終らせて、トレンチ９が第１領域４内に僅かに侵入
するようにする。
分に亘って延在させるが、トレンチ９の底９ｃの少し手
前で終らせて、トレンチ９が第１領域４内に僅かに侵入
するようにする。
【００４２】第２領域７は、主表面５の下方のその最深
部が凹部又はトレンチ９より深くなるよう形成すること
により、第２領域７が装置内の電界軽減作用を行ない得
るようにする。しかし、アバランシ降伏点をトレンチコ
ーナ部９ｂから移す目的を達成しながら第２領域７をト
レンチ９より浅く（例えば第３領域１１と同程度の深
さ）又はトレンチ９と同程度の深さに設計することもで
きる。これは、トレンチ−ゲート絶縁層界面における界
面状態の効果によってアバランシ降伏点をトレンチコー
ナ部９ｂから、最初に考えられたよりも容易に移すこと
ができることが確かめられたためである。
部が凹部又はトレンチ９より深くなるよう形成すること
により、第２領域７が装置内の電界軽減作用を行ない得
るようにする。しかし、アバランシ降伏点をトレンチコ
ーナ部９ｂから移す目的を達成しながら第２領域７をト
レンチ９より浅く（例えば第３領域１１と同程度の深
さ）又はトレンチ９と同程度の深さに設計することもで
きる。これは、トレンチ−ゲート絶縁層界面における界
面状態の効果によってアバランシ降伏点をトレンチコー
ナ部９ｂから、最初に考えられたよりも容易に移すこと
ができることが確かめられたためである。
【００４３】酸化層１０′ａを第２及び第３領域７及び
１１の形成後もそのまま残すか、或は除去して新しい絶
縁層、一般に熱酸化層と置き替えて図７に示すようなゲ
ート絶縁層１０ａを形成することができる。
１１の形成後もそのまま残すか、或は除去して新しい絶
縁層、一般に熱酸化層と置き替えて図７に示すようなゲ
ート絶縁層１０ａを形成することができる。
【００４４】次に、図８に示すように、一般にｎ導電型
のリンドープ多結晶シリコンであるゲート導電材料の層
１０′ｂを表面５上及びトレンチ９内に堆積する。次
に、図９に示すように、この層１０′ｂを慣例の技術を
用いてエッチバックし、ゲート絶縁層１０ａをエッチス
トッパとして用いてトレンチをほぼ完全に埋めるゲート
導電領域１０ｂを残存させる。
のリンドープ多結晶シリコンであるゲート導電材料の層
１０′ｂを表面５上及びトレンチ９内に堆積する。次
に、図９に示すように、この層１０′ｂを慣例の技術を
用いてエッチバックし、ゲート絶縁層１０ａをエッチス
トッパとして用いてトレンチをほぼ完全に埋めるゲート
導電領域１０ｂを残存させる。
【００４５】本例では、図９に示すように、次に他のマ
スク層１５を形成して各第２領域７の中心部７ｂを覆う
各別のマスク部分１５ａを設ける。次に一導電型の不純
物、一般にヒ素イオンを代表的には１２０ＫｅＶ〜１５
０ＫｅＶの範囲内のエネルギー及び代表的には５×１０
15イオン／cm2 のドーズで注入し、半導体本体３内に拡
散させて各装置セル１２のフレーム状の第４又はソース
領域を形成する。ヒ素イオンの代りに又はこれに加え
て、リンイオンを注入して第４領域１２を形成すること
もできる。図１０及び１３から明らかなように、各ソー
ス領域１２の外周縁はトレンチ９で限界されると共に内
周縁がマスク部分１５ａにより、関連する第２領域７と
のｐｎ接合１２ａとして限界される。
スク層１５を形成して各第２領域７の中心部７ｂを覆う
各別のマスク部分１５ａを設ける。次に一導電型の不純
物、一般にヒ素イオンを代表的には１２０ＫｅＶ〜１５
０ＫｅＶの範囲内のエネルギー及び代表的には５×１０
15イオン／cm2 のドーズで注入し、半導体本体３内に拡
散させて各装置セル１２のフレーム状の第４又はソース
領域を形成する。ヒ素イオンの代りに又はこれに加え
て、リンイオンを注入して第４領域１２を形成すること
もできる。図１０及び１３から明らかなように、各ソー
ス領域１２の外周縁はトレンチ９で限界されると共に内
周縁がマスク部分１５ａにより、関連する第２領域７と
のｐｎ接合１２ａとして限界される。
【００４６】ソース領域１２の形成により第３領域１１
の導通チャネル領域の境界が定まる。導通チャネル領域
１１ａはトレンチ９に隣接してソース領域１２と第１領
域４（ドレインドリフト領域を形成する）との間に延在
してソース及び第１領域１２及び４間の制御可能な導電
路を構成する。
の導通チャネル領域の境界が定まる。導通チャネル領域
１１ａはトレンチ９に隣接してソース領域１２と第１領
域４（ドレインドリフト領域を形成する）との間に延在
してソース及び第１領域１２及び４間の制御可能な導電
路を構成する。
【００４７】次に、図１１に示すように一般に酸化シリ
コンの絶縁層１６を一主表面５の絶縁層１０′ａ上に堆
積し、その上に別のマスク層を設けてトレンチ９を覆う
ととにソース領域１２の一部分とオーパラップするマス
クパターン１７を形成する。次に絶縁層１６及び１０′
ａの露出領域をエッチ除去して図１２に示すように絶縁
ゲート構造１０を覆う保護絶縁領域１６ａを残存させ
る。図１１又は図１２に示してないが、マスクパターン
１７を用いて絶縁層１６に接点窓を形成して絶縁ゲート
構造１０に電気接点を設けることもできる。
コンの絶縁層１６を一主表面５の絶縁層１０′ａ上に堆
積し、その上に別のマスク層を設けてトレンチ９を覆う
ととにソース領域１２の一部分とオーパラップするマス
クパターン１７を形成する。次に絶縁層１６及び１０′
ａの露出領域をエッチ除去して図１２に示すように絶縁
ゲート構造１０を覆う保護絶縁領域１６ａを残存させ
る。図１１又は図１２に示してないが、マスクパターン
１７を用いて絶縁層１６に接点窓を形成して絶縁ゲート
構造１０に電気接点を設けることもできる。
【００４８】次に、金属化層１８、例えばアルミニウム
層を堆積し、パターン化してソース電極Ｓ及び絶縁ゲー
ト電極Ｇ（図１２に模式的にのみ示す）を形成する。同
様に金属化層１９を半導体、本体３の他方の主表面４ｂ
上に設けて比較的高ドープの基板４ａとオーム接触する
ドレイン電極Ｄを形成する。
層を堆積し、パターン化してソース電極Ｓ及び絶縁ゲー
ト電極Ｇ（図１２に模式的にのみ示す）を形成する。同
様に金属化層１９を半導体、本体３の他方の主表面４ｂ
上に設けて比較的高ドープの基板４ａとオーム接触する
ドレイン電極Ｄを形成する。
【００４９】図１３は本発明半導体装置の一部分を、金
属化層１８及び保護絶縁領域１６ａを除去して示す上面
図であって、装置セル２０のレイアウトを示すものであ
り、これらセルは破線Ｘで区分して示してある。
属化層１８及び保護絶縁領域１６ａを除去して示す上面
図であって、装置セル２０のレイアウトを示すものであ
り、これらセルは破線Ｘで区分して示してある。
【００５０】装置のエッジ終端構造は上述した図１〜１
２に示してないが、当業者であれば、特にパワー装置と
する場合には絶縁ゲート電界効果装置の周縁を電界軽減
エッジ終端構造とするのが好ましいことを理解される。
エッジ終端構造はＵＳ−Ａ−５０７２２６６号に記載さ
れたものと同様のものとすることができ、例えば図１３
に模式的に示すように絶縁ゲート構造１０を含む格子状
トレンチ９の最外側コーナを包囲する比較的深いｐ導電
型ガードリング２１を具えるものとすることができる。
ＵＳ−Ａ−５０７２２６６号に記載された構成と異な
り、ガードリング２１は第２領域９と別個に形成し、実
際には能動装置構造の前に形成する。従って、ガードリ
ング２１は、必要に応じ、第２領域７と異なるドーパン
ト濃度にすることができ、例えば導通チャネル形成領域
１１に近いドーパント濃度にすることができる。ガード
リング２１はガードリング２１から絶縁ゲート電界効果
装置を取り囲むフィールド酸化物（図示せず）上まで延
在する電界軽減電極を有するものとすることができる。
高降伏電圧装置、例えば８００又は１０００ボルト以上
の装置の製造に対してはエッジ終端構造は、例えばＵＳ
−Ａ−４５７３０６６号（特開昭５８−２２７７９１
号）、ＵＳ−Ａ−４７７４５６０号（特開昭５９−１０
３５８号）又はＵＳ−Ａ−４７０７７１９号（特開昭６
０−２５６８１４号）に記載されているような電界軽減
半導体リングを有するものとすることができる。
２に示してないが、当業者であれば、特にパワー装置と
する場合には絶縁ゲート電界効果装置の周縁を電界軽減
エッジ終端構造とするのが好ましいことを理解される。
エッジ終端構造はＵＳ−Ａ−５０７２２６６号に記載さ
れたものと同様のものとすることができ、例えば図１３
に模式的に示すように絶縁ゲート構造１０を含む格子状
トレンチ９の最外側コーナを包囲する比較的深いｐ導電
型ガードリング２１を具えるものとすることができる。
ＵＳ−Ａ−５０７２２６６号に記載された構成と異な
り、ガードリング２１は第２領域９と別個に形成し、実
際には能動装置構造の前に形成する。従って、ガードリ
ング２１は、必要に応じ、第２領域７と異なるドーパン
ト濃度にすることができ、例えば導通チャネル形成領域
１１に近いドーパント濃度にすることができる。ガード
リング２１はガードリング２１から絶縁ゲート電界効果
装置を取り囲むフィールド酸化物（図示せず）上まで延
在する電界軽減電極を有するものとすることができる。
高降伏電圧装置、例えば８００又は１０００ボルト以上
の装置の製造に対してはエッジ終端構造は、例えばＵＳ
−Ａ−４５７３０６６号（特開昭５８−２２７７９１
号）、ＵＳ−Ａ−４７７４５６０号（特開昭５９−１０
３５８号）又はＵＳ−Ａ−４７０７７１９号（特開昭６
０−２５６８１４号）に記載されているような電界軽減
半導体リングを有するものとすることができる。
【００５１】上述した実施例では第４領域は半導体領域
であるが、これら領域は、ＵＳ−Ａ−４９８３５３号に
記載されているものと同様に、第３領域１１とショット
キー接点を形成する電極領域１２の形に形成することも
できる。また、上述した実施例では第３領域１１を第２
マスク層６の形成前に形成したｐ導電型層から形成して
いるが、これら領域は後の製造工程において、例えば第
４領域１２と一緒にプレーナ領域として形成することも
できる。更に、上述した実施例ではトレンチ型絶縁ゲー
ト構造１０を導電材料充填トレンチの形に形成している
が、本発明はゲート導電材料を充填しないいわゆるＶ又
はＵ形径溝技術に適用することもできる。しかし、充填
トレンチ型技術は平面構造が一層平坦になるため次の層
のカバレージが一層良好になる。
であるが、これら領域は、ＵＳ−Ａ−４９８３５３号に
記載されているものと同様に、第３領域１１とショット
キー接点を形成する電極領域１２の形に形成することも
できる。また、上述した実施例では第３領域１１を第２
マスク層６の形成前に形成したｐ導電型層から形成して
いるが、これら領域は後の製造工程において、例えば第
４領域１２と一緒にプレーナ領域として形成することも
できる。更に、上述した実施例ではトレンチ型絶縁ゲー
ト構造１０を導電材料充填トレンチの形に形成している
が、本発明はゲート導電材料を充填しないいわゆるＶ又
はＵ形径溝技術に適用することもできる。しかし、充填
トレンチ型技術は平面構造が一層平坦になるため次の層
のカバレージが一層良好になる。
【００５２】上述した方法ではソース領域をプレーナ領
域として形成するが、ソース領域１２は、マスク層１５
を省略してｎ導電型不純物の全面導入により形成し、そ
の後ソース金属化の形成前に各セル２０の中心部に凹所
をエッチングして第２領域７の一部分を露出させること
ができる。このような凹所エッチング処理を使用してソ
ース領域を周囲の半導体領域に短絡させることはパワー
ＭＯＳＦＥＴの分野において公知である（例えば、「Si
emens Forschungs und Entwicklungs BerichteBd ９
（１９８０）」第１９０〜１９４頁，ＥＰ−Ａ−１１１
１８１号又はＥＰ−Ａ−１５０３６５号参照）。
域として形成するが、ソース領域１２は、マスク層１５
を省略してｎ導電型不純物の全面導入により形成し、そ
の後ソース金属化の形成前に各セル２０の中心部に凹所
をエッチングして第２領域７の一部分を露出させること
ができる。このような凹所エッチング処理を使用してソ
ース領域を周囲の半導体領域に短絡させることはパワー
ＭＯＳＦＥＴの分野において公知である（例えば、「Si
emens Forschungs und Entwicklungs BerichteBd ９
（１９８０）」第１９０〜１９４頁，ＥＰ−Ａ−１１１
１８１号又はＥＰ−Ａ−１５０３６５号参照）。
【００５３】上述の実施例の導電型は逆にすることがで
きること勿論であり、またシリコン以外の種々の材料又
は材料の組合せを用いることもできること勿論である。
上述した実施例では絶縁ゲート構造は規則正しい網目又
は格子構造であるが、これと反対の構造、即ち第１マス
ク窓及び従って第２領域が格子状構造を形成し、各第２
マスク窓及び従って絶縁ゲートが格子状第１マスク窓で
限界された島内に形成された構造にすることもできる。
この場合には、金属化層を、絶縁ゲートを相互接続して
共通絶縁ゲート構造を形成するようにパターン化する。
きること勿論であり、またシリコン以外の種々の材料又
は材料の組合せを用いることもできること勿論である。
上述した実施例では絶縁ゲート構造は規則正しい網目又
は格子構造であるが、これと反対の構造、即ち第１マス
ク窓及び従って第２領域が格子状構造を形成し、各第２
マスク窓及び従って絶縁ゲートが格子状第１マスク窓で
限界された島内に形成された構造にすることもできる。
この場合には、金属化層を、絶縁ゲートを相互接続して
共通絶縁ゲート構造を形成するようにパターン化する。
【００５４】上述した装置は主電流路が半導体本体の主
表面間に位置するバーチカルＩＧＦＥＴであるが、本発
明はラテラル装置に適用することもできる。本発明は、
例えば第１領域４を形成するエピタキシヤル層に対し反
対導電型の基板４ａを形成することにより、又は基板４
ａ内に反対導電型の個別の注入領域を形成しこれら領域
を金属化により基板に短絡させることにより絶縁ゲート
バイポーラトランジスタ（ＩＧＢＴ）に適用することも
でき、更に他のＭＯＳゲート装置に適用することもでき
る。
表面間に位置するバーチカルＩＧＦＥＴであるが、本発
明はラテラル装置に適用することもできる。本発明は、
例えば第１領域４を形成するエピタキシヤル層に対し反
対導電型の基板４ａを形成することにより、又は基板４
ａ内に反対導電型の個別の注入領域を形成しこれら領域
を金属化により基板に短絡させることにより絶縁ゲート
バイポーラトランジスタ（ＩＧＢＴ）に適用することも
でき、更に他のＭＯＳゲート装置に適用することもでき
る。
【００５５】上述した絶縁ゲート電界効果装置は個別装
置にすることができ、また他の能動装置、例えば論理装
置と一緒に集積することができる。この場合には絶縁ゲ
ート電界効果装置をパワー装置としていわゆるインテリ
ジェントパワースイッチ又はスマート個別装置を製造す
ることができる。本発明は主としてパワー半導体装置に
ついて説明したが、本発明は１個又は数個の絶縁ゲート
電界効果装置セルから成る小信号装置にも適用すること
ができること勿論である。
置にすることができ、また他の能動装置、例えば論理装
置と一緒に集積することができる。この場合には絶縁ゲ
ート電界効果装置をパワー装置としていわゆるインテリ
ジェントパワースイッチ又はスマート個別装置を製造す
ることができる。本発明は主としてパワー半導体装置に
ついて説明したが、本発明は１個又は数個の絶縁ゲート
電界効果装置セルから成る小信号装置にも適用すること
ができること勿論である。
【００５６】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形を加えることができ
る。例えば、上述した各構成要素と等価の構成要素や、
半導体分野で従来公知の構成要素を用いることができ、
さらに上述した実施例の構成要素の構成の一部を交換し
たり、構成要素を加えることもできる。特許請求の範囲
は構成要素の組み合わせとして記載されているが、本発
明で解決すべき技術的な問題の一部又は全部を解決す
る、しないにかかわらず、本明細書に開示された新規な
構成又は構成要素の組合せも本発明の範囲に含まれるも
のである。
ものではなく、幾多の変更や変形を加えることができ
る。例えば、上述した各構成要素と等価の構成要素や、
半導体分野で従来公知の構成要素を用いることができ、
さらに上述した実施例の構成要素の構成の一部を交換し
たり、構成要素を加えることもできる。特許請求の範囲
は構成要素の組み合わせとして記載されているが、本発
明で解決すべき技術的な問題の一部又は全部を解決す
る、しないにかかわらず、本明細書に開示された新規な
構成又は構成要素の組合せも本発明の範囲に含まれるも
のである。
【図１】半導体本体の一部分の断面図である。
【図２】本発明方法の一製造工程を示す半導体本体の一
部分の断面図である。
部分の断面図である。
【図３】本発明方法の次の製造工程を示す半導体本体の
一部分の断面図である。
一部分の断面図である。
【図４】本発明方法の次の製造工程を示す半導体本体の
一部分の断面図である。
一部分の断面図である。
【図５】図４に示す工程の直前における半導体本体の上
面図である。
面図である。
【図６】本発明方法の変形例を示す半導体本体の一部分
の断面図である。
の断面図である。
【図７】本発明方法の次の製造工程を示す半導体本体の
一部分の断面図である。
一部分の断面図である。
【図８】本発明方法の次の製造工程を示す半導体本体の
一部分の断面図である。
一部分の断面図である。
【図９】本発明方法の次の製造工程を示す半導体本体の
一部分の断面図である。
一部分の断面図である。
【図１０】本発明方法の次の製造工程を示す半導体本体
の一部分の断面図である。
の一部分の断面図である。
【図１１】本発明方法の次の製造工程を示す半導体本体
の一部分の断面図である。
の一部分の断面図である。
【図１２】本発明方法を用いて製造された絶縁電界効果
装置を具えた半導体装置の一部分の断面図である。
装置を具えた半導体装置の一部分の断面図である。
【図１３】図１２に示す半導体装置の一部分を、金属化
層を削除して示す上面図である。
層を削除して示す上面図である。
３ 半導体本体 ４ａ 基板 ４ 第１領域 ５ 一主表面 ６ 第１マスク層 ６ａ，６ｂ 第１，第２マスク窓 ７ 第２領域 ８ 第２マスク層 ９ 凹部（トレンチ） １０ａ 絶縁ゲート １０ｂ ゲート導電領域 １１ 第３領域 １１ａ 導通チャネネル領域 １２ 第４領域 １４ 中間マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー レナード グッドイヤー イギリス国 サリー レッドヒル リッジ ウエイ コート 19 (72)発明者 アンドリュー マーク ワーウィック イギリス国 チェシャー ５ケイ４ ４エ ヌディー ストックポート ヒートン ム ーア ブルームフィールド ロード２
Claims (13)
- 【請求項１】 絶縁ゲート電界効果装置を具えた半導体
装置を製造するに当り、一主表面に隣接する一導電型の
第１領域を有する半導体本体を準備し、一主表面上に、
第２マスク窓から離間した少なくとも一つの第１マスク
窓を有する第１マスク層を形成し、第１マスク層を通し
て半導体本体内に不純物を導入して第１領域と反対導電
型の領域を形成し、第１マスク層上に、第１マスク層に
対し選択的に除去し得る第２マスク層を設け、第２マス
ク層をパターン化して第１マスク窓を覆うマスク部分を
残存させ、半導体本体を第２マスク窓を通してエッチン
グして第２マスク窓の下方の第１領域内まで延在する凹
部を形成すると共にマスクされた第１マスク窓の下方の
半導体本体内の導入不純物はそのままにして反対導電型
の比較的高ドープの第２領域を形成させ、第１及び第２
マスク層を除去し、凹部表面又は壁面上にゲート絶縁層
を形成すると共に絶縁層上にゲート導電領域を設けるこ
とにより絶縁ゲート構造を形成し、比較的高ドープの第
２領域と凹部との間を延在する反対導電型の比較的低ド
ープの第３領域を設けて絶縁ゲート構造に隣接する導通
チャネル領域を形成し、比較的低ドープの第３領域と電
位障壁を形成する第４領域を形成して導通チャネル領域
が第４及び第１領域間にあって絶縁ゲート構造により制
御し得る導電路を与えるようにしたことを特徴とする半
導体装置の製造方法。 - 【請求項２】 第１マスク層を第２マスク窓により分離
され且つ第２マスク窓から離間した複数個の第１マスク
窓を有するように形成し、この第１マスク層を通して不
純物を導入して各第１マスク窓の下に各別の第２領域を
形成し、各第２領域に対し各別の第３領域及び第４領域
を設けることを特徴とする請求項１記載の方法。 - 【請求項３】 第１マスク層は、第２マスク窓が格子状
溝孔を形成し、この格子状溝孔で囲まれた第１マスク層
の島内に第１マスク窓を有するように形成することを特
徴とする請求項２記載の方法。 - 【請求項４】 第２マスク窓上に中間マスクを設けて第
２マスク窓を第２領域形成不純物の導入中マスクするこ
とを特徴とする請求項１〜３の何れかに記載の方法。 - 【請求項５】 第１マスク層を経て導入された反対導電
型不純物は第１領域内に十分深く拡散させて比較的高ド
ープの第２領域を主表面から半導体本体内に凹部の深さ
より大きい距離に亘って延在させることを特徴とする請
求項１〜４の何れかに記載の方法。 - 【請求項６】 第４領域は関連する比較的高ドープの第
２領域と一主表面で終るｐｎ接合を形成する一導電型の
半導体領域として形成することを特徴とする請求項１〜
５の何れかに記載の方法。 - 【請求項７】 第１及び第２マスク層をゲート絶縁層の
形成前に除去することを特徴とする請求項１〜５の何れ
かに記載の方法。 - 【請求項８】 第１及び第２マスク層をフォトレジスト
層として設け、第１マスク層は、これを加熱し、次いで
第２領域を形成する反対導電型不純物を第１マスクを経
て半導体本体内に注入することにより、第２マスク層の
パターン化処理に耐えるものとすることを特徴とする請
求項１〜７の何れかに記載の方法。 - 【請求項９】 一主表面上に絶縁層を設け、その上にマ
スク窓を有するフォトレジストマスク層を形成し、その
マスク窓を通して前記絶縁層をエッチングしてこの絶縁
層に第１及び第２マスク窓を形成することにより前記第
１マスク層を形成することを特徴とする請求項１〜７の
何れかに記載の方法。 - 【請求項１０】 第２マスク層をフォトレジスト層とし
て設けることを特徴とする請求項９記載の方法。 - 【請求項１１】 ゲート導電層を凹部内に充填すること
を特徴とする請求項１〜１０の何れかに記載の方法。 - 【請求項１２】 比較的低ドープの第３領域を、第１マ
スク層の形成前に一主表面に隣接する反対導電型の連続
層を形成することにより設けることを特徴とする請求項
１〜１１の何れかに記載の方法。 - 【請求項１３】 請求項１〜１２の何れかの方法を用い
て製造された絶縁ゲート電界効果装置を具えた半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB929215653A GB9215653D0 (en) | 1992-07-23 | 1992-07-23 | A method of manufacturing a semiconductor device comprising an insulated gate field effect device |
| GB9215653:8 | 1992-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209013A true JPH06209013A (ja) | 1994-07-26 |
| JP3413248B2 JP3413248B2 (ja) | 2003-06-03 |
Family
ID=10719168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18016293A Expired - Fee Related JP3413248B2 (ja) | 1992-07-23 | 1993-07-21 | 半導体装置の製造方法及び該方法により製造された半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5387528A (ja) |
| EP (1) | EP0583022B1 (ja) |
| JP (1) | JP3413248B2 (ja) |
| DE (1) | DE69332619T2 (ja) |
| GB (1) | GB9215653D0 (ja) |
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