JPH06208976A - 半導体装置の製造方法及びスルーホールの形成方法 - Google Patents
半導体装置の製造方法及びスルーホールの形成方法Info
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- JPH06208976A JPH06208976A JP205093A JP205093A JPH06208976A JP H06208976 A JPH06208976 A JP H06208976A JP 205093 A JP205093 A JP 205093A JP 205093 A JP205093 A JP 205093A JP H06208976 A JPH06208976 A JP H06208976A
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Abstract
(57)【要約】
【目的】 テーパ角が大きくエッジのないスルーホール
を形成する。 【構成】 この実施例では、絶縁膜としてＳｉＮx やＳ
ｉＯx Ｎy などシリコン及び窒素を含んだものが用いら
れ、この絶縁膜に対するエッチングガスとしてフッ素を
含むガス（例えば、フロン）で分子量の異なったものを
２種以上混合して用いる。このときのガスの選定は、分
子量の小さなもの（例えば、ＣＦ4 ）と大きなもの（例
えば、Ｃ2 Ｆ6 ，ＳＦ6 ，Ｃ3 Ｆ8 ）を組み合わせる。
混合比は、絶縁膜のエッチングレートが最も高くなるよ
うに選定し、また、混合するガスの種類は、エッチング
する形状に応じて決定する。
を形成する。 【構成】 この実施例では、絶縁膜としてＳｉＮx やＳ
ｉＯx Ｎy などシリコン及び窒素を含んだものが用いら
れ、この絶縁膜に対するエッチングガスとしてフッ素を
含むガス（例えば、フロン）で分子量の異なったものを
２種以上混合して用いる。このときのガスの選定は、分
子量の小さなもの（例えば、ＣＦ4 ）と大きなもの（例
えば、Ｃ2 Ｆ6 ，ＳＦ6 ，Ｃ3 Ｆ8 ）を組み合わせる。
混合比は、絶縁膜のエッチングレートが最も高くなるよ
うに選定し、また、混合するガスの種類は、エッチング
する形状に応じて決定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の層間
配線技術に関する。
配線技術に関する。
【０００２】
【従来の技術】半導体集積回路（ＩＣ）においては、基
板に形成された素子を、その表面に形成された酸化膜，
窒化膜などで保護するとともに、表面の膜で絶縁しこの
膜上に配線を形成して所望の回路が構成されている。特
に、集積度が高くなると、配線に要する面積が大きくな
るため、配線を多層化し、基板内に配置された各素子間
の結合に自由度を与え、高密度のデバイスを形成させる
ことが必要になる。そのために絶縁膜にスルーホール
（コンタクトホール，ＶＩＡホールとも呼ばれる）が設
けられ、このスルーホールを介して基板の素子と絶縁膜
上との間だけでなく、層間の配線が行われている。所望
の動作をするＩＣを得るには、配線に不良が発生するの
を極力抑える必要があり、そのための方法としてつぎの
ものがある。
板に形成された素子を、その表面に形成された酸化膜，
窒化膜などで保護するとともに、表面の膜で絶縁しこの
膜上に配線を形成して所望の回路が構成されている。特
に、集積度が高くなると、配線に要する面積が大きくな
るため、配線を多層化し、基板内に配置された各素子間
の結合に自由度を与え、高密度のデバイスを形成させる
ことが必要になる。そのために絶縁膜にスルーホール
（コンタクトホール，ＶＩＡホールとも呼ばれる）が設
けられ、このスルーホールを介して基板の素子と絶縁膜
上との間だけでなく、層間の配線が行われている。所望
の動作をするＩＣを得るには、配線に不良が発生するの
を極力抑える必要があり、そのための方法としてつぎの
ものがある。
【０００３】代表的なものとして平坦化法と呼ばれる方
法であり、塗布法，エッチバック法，バイアススパッタ
法，リストオフ法などがある。これらは、流動物の塗
布，エッチング，スパッタリングなどにより表面の絶縁
膜を平坦化するものである。また、絶縁膜の表面が平坦
であっても、その上下間の配線のために設けられるスル
ーホールによる凹凸が生じる。急峻なスルーホールの段
差を緩和するために様々な方法がある。例えば、スルー
ホールにテーパをつけてポリシリコン，金属などの導体
を埋め込む方法，選択ＣＶＤ法，バイアススパッタリン
グ法，リストオフ法などがある。
法であり、塗布法，エッチバック法，バイアススパッタ
法，リストオフ法などがある。これらは、流動物の塗
布，エッチング，スパッタリングなどにより表面の絶縁
膜を平坦化するものである。また、絶縁膜の表面が平坦
であっても、その上下間の配線のために設けられるスル
ーホールによる凹凸が生じる。急峻なスルーホールの段
差を緩和するために様々な方法がある。例えば、スルー
ホールにテーパをつけてポリシリコン，金属などの導体
を埋め込む方法，選択ＣＶＤ法，バイアススパッタリン
グ法，リストオフ法などがある。
【０００４】
【発明が解決しようとする課題】平坦化プロセスでは、
例えば、膜を一旦形成してエッチバックする、という工
程がなされ、また、スルーホール埋込工程では、例え
ば、エッチングした後に金属をスパッタリングし不要部
分を除去する、という工程がなされる。このような従来
の工程では、中小規模のＩＣを製造する上で工程が増加
する、という問題がある。このことは、設備の面だけで
なく製造の面でもコストの増加を招くことになる。ま
た、集積度の向上にともない、スルーホールのアスペク
ト比が大ききなる。そのため、スルーホールの埋込をし
なければ、段差ができて段線を起こしたり信頼性の低下
を招くことになるなどの問題が生じることになる。これ
は、十分なテーパ角のついたスルーホールを得るのが難
しいことに起因する。
例えば、膜を一旦形成してエッチバックする、という工
程がなされ、また、スルーホール埋込工程では、例え
ば、エッチングした後に金属をスパッタリングし不要部
分を除去する、という工程がなされる。このような従来
の工程では、中小規模のＩＣを製造する上で工程が増加
する、という問題がある。このことは、設備の面だけで
なく製造の面でもコストの増加を招くことになる。ま
た、集積度の向上にともない、スルーホールのアスペク
ト比が大ききなる。そのため、スルーホールの埋込をし
なければ、段差ができて段線を起こしたり信頼性の低下
を招くことになるなどの問題が生じることになる。これ
は、十分なテーパ角のついたスルーホールを得るのが難
しいことに起因する。
【０００５】本発明は、上述の問題点に鑑み、良好なテ
ーパ角をもつスルーホールを形成すること、そのような
スルーホールをもつ半導体装置を提供することを、その
目的とする。
ーパ角をもつスルーホールを形成すること、そのような
スルーホールをもつ半導体装置を提供することを、その
目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法は、基板上に絶縁膜
を形成し、この絶縁膜をエッチングしてスルーホールを
形成し、前記スルーホールを介して前記絶縁膜の上下間
の配線を形成する半導体装置の製造方法であって、絶縁
膜は、シリコン及び窒素（ＳｉＮ，ＳｉＯＮなど）を含
んだ材料で形成され、スルーホールは、フッ素を含む分
子量の異なった２種以上の混合ガスのドライエッチング
（特に、反応性イオンエッチング）にて形成される。
に、本発明の半導体装置の製造方法は、基板上に絶縁膜
を形成し、この絶縁膜をエッチングしてスルーホールを
形成し、前記スルーホールを介して前記絶縁膜の上下間
の配線を形成する半導体装置の製造方法であって、絶縁
膜は、シリコン及び窒素（ＳｉＮ，ＳｉＯＮなど）を含
んだ材料で形成され、スルーホールは、フッ素を含む分
子量の異なった２種以上の混合ガスのドライエッチング
（特に、反応性イオンエッチング）にて形成される。
【０００７】混合ガスの混合比は、絶縁膜のエッチング
レートが最も高くなるように選定されているのがより望
ましく、また、混合ガスは、ＣＦ4 と、Ｃ2 Ｆ6 ，ＳＦ
6 ，Ｃ3 Ｆ8 のいずれかを混合したものであっても良
い。
レートが最も高くなるように選定されているのがより望
ましく、また、混合ガスは、ＣＦ4 と、Ｃ2 Ｆ6 ，ＳＦ
6 ，Ｃ3 Ｆ8 のいずれかを混合したものであっても良
い。
【０００８】本発明のスルーホールの形成方法は、基板
上に絶縁膜を形成し、この絶縁膜をエッチングしてスル
ーホールを形成するスルーホールの形成方法であって、
絶縁膜は、シリコン及び窒素を含んだ材料で形成され、
スルーホールは、フッ素を含む分子量の異なった２種以
上の混合ガスのドライエッチング（特に、反応性イオン
エッチング）にて形成される。
上に絶縁膜を形成し、この絶縁膜をエッチングしてスル
ーホールを形成するスルーホールの形成方法であって、
絶縁膜は、シリコン及び窒素を含んだ材料で形成され、
スルーホールは、フッ素を含む分子量の異なった２種以
上の混合ガスのドライエッチング（特に、反応性イオン
エッチング）にて形成される。
【０００９】
【作用】本発明では、基板上に形成され、シリコン及び
窒素を含んだ絶縁膜がフッ素を含むガスのプラズマによ
ってエッチングされる。このプラズマによるエッチング
の過程は複雑なものであるが、後述する結果よりつぎの
ように考えられる。
窒素を含んだ絶縁膜がフッ素を含むガスのプラズマによ
ってエッチングされる。このプラズマによるエッチング
の過程は複雑なものであるが、後述する結果よりつぎの
ように考えられる。
【００１０】ＳｉＮ，ＳｉＯＮなどシリコン及び窒素を
含んだ絶縁膜がフッ素プラズマと反応し、反応生成物は
気体となって拡散する。これによってエッチングが進行
し絶縁膜が削られて行く。ここで、ガス中の分子は電界
によって電離し加速されており、混合ガスのうち分子量
の小さいものは、分子量の大きいものによって散乱す
る。そして、散乱されたとき分解しフッ素の供給源とな
る。この散乱は分子量の大きいものによって左右され、
この分子量の大きさが散乱を制御することになる。この
散乱によって、単体のガスを用いる通常の場合よりもさ
らにスルーホールの端部にテーパー角がつくことにな
る。
含んだ絶縁膜がフッ素プラズマと反応し、反応生成物は
気体となって拡散する。これによってエッチングが進行
し絶縁膜が削られて行く。ここで、ガス中の分子は電界
によって電離し加速されており、混合ガスのうち分子量
の小さいものは、分子量の大きいものによって散乱す
る。そして、散乱されたとき分解しフッ素の供給源とな
る。この散乱は分子量の大きいものによって左右され、
この分子量の大きさが散乱を制御することになる。この
散乱によって、単体のガスを用いる通常の場合よりもさ
らにスルーホールの端部にテーパー角がつくことにな
る。
【００１１】こうして、スルーホールの端部はフレア状
に形成され、断線の原因となる急なスルーホールの端部
の段差すなわちエッジの発生が抑えられる。絶縁膜のエ
ッチングレートは、混合ガスの混合比で変化し、最も高
くなるように選定すると、より短時間でエッチングをな
しうる。組成によって、エッチングする形状は変化し、
その形状に応じた組成で所望の形状のスルーホールを形
成することができる。
に形成され、断線の原因となる急なスルーホールの端部
の段差すなわちエッジの発生が抑えられる。絶縁膜のエ
ッチングレートは、混合ガスの混合比で変化し、最も高
くなるように選定すると、より短時間でエッチングをな
しうる。組成によって、エッチングする形状は変化し、
その形状に応じた組成で所望の形状のスルーホールを形
成することができる。
【００１２】
【実施例】この実施例は、スルーホールの形状をドライ
エッチングでコントロールすることで、段線やショート
をなくし信頼性の向上を図るものである。この実施例で
は、絶縁膜としてＳｉＮx やＳｉＯx Ｎy などシリコン
及び窒素を含んだものが用いられ、この絶縁膜に対する
エッチングガスとしてフッ素を含むガス（例えば、フロ
ン）で分子量の異なったものを２種以上混合して用い
る。このときのガスの選定は、分子量の小さなもの（例
えば、ＣＦ4 ）と大きなもの（例えば、Ｃ2 Ｆ6 ，ＳＦ
6 ，Ｃ3 Ｆ8 ）を組み合わせる。混合比は、絶縁膜のエ
ッチングレートが最も高くなるように選定し、また、混
合するガスの種類は、エッチングする形状に応じて決定
する。以下、本発明の実施例を図面を参照して説明す
る。
エッチングでコントロールすることで、段線やショート
をなくし信頼性の向上を図るものである。この実施例で
は、絶縁膜としてＳｉＮx やＳｉＯx Ｎy などシリコン
及び窒素を含んだものが用いられ、この絶縁膜に対する
エッチングガスとしてフッ素を含むガス（例えば、フロ
ン）で分子量の異なったものを２種以上混合して用い
る。このときのガスの選定は、分子量の小さなもの（例
えば、ＣＦ4 ）と大きなもの（例えば、Ｃ2 Ｆ6 ，ＳＦ
6 ，Ｃ3 Ｆ8 ）を組み合わせる。混合比は、絶縁膜のエ
ッチングレートが最も高くなるように選定し、また、混
合するガスの種類は、エッチングする形状に応じて決定
する。以下、本発明の実施例を図面を参照して説明す
る。
【００１３】図１は、本実施例の半導体装置の製造工程
の概略を示したものである。この例は、半導体ウェハに
ＧａＡｓを使用し、化合物半導体ＩＣを製造する場合の
ものである。この図をもとに順を追って製造工程を説明
する。
の概略を示したものである。この例は、半導体ウェハに
ＧａＡｓを使用し、化合物半導体ＩＣを製造する場合の
ものである。この図をもとに順を追って製造工程を説明
する。
【００１４】まず、ＧａＡｓ基板１１０に通常の半導体
ウェハプロセス技術にて素子（例えばＭＥＳＦＥＴ，Ｈ
ＥＭＴなど）を形成する。化合物半導体ＩＣでは、通
常、ＣＶＤ法，スパッタ法により絶縁膜としてＳｉ
０2 ，Ｓｉ3 Ｎ4 ，ＳｉＯx Ｎy などが用いられるが、
スルーホールを設ける部分近傍はＳｉ3 Ｎ4 ，ＳｉＯx
Ｎyなどシリコン及び窒素を含んだもので絶縁膜１２０
を形成しておく（図１（ａ））。なお、ここでは、絶縁
膜１２０を５０００オングストローム形成している。ま
た、図ではＧａＡｓ基板１１０に形成された素子につい
ては省略している。つぎに、レジスト１３０を塗布し、
通常のフォトリソグラフィ技術にてスルーホールを設け
る部分１４０など（絶縁膜１２０を除去すべき部分）に
ついてレジスト１３０を除去する（図１（ｂ））。
ウェハプロセス技術にて素子（例えばＭＥＳＦＥＴ，Ｈ
ＥＭＴなど）を形成する。化合物半導体ＩＣでは、通
常、ＣＶＤ法，スパッタ法により絶縁膜としてＳｉ
０2 ，Ｓｉ3 Ｎ4 ，ＳｉＯx Ｎy などが用いられるが、
スルーホールを設ける部分近傍はＳｉ3 Ｎ4 ，ＳｉＯx
Ｎyなどシリコン及び窒素を含んだもので絶縁膜１２０
を形成しておく（図１（ａ））。なお、ここでは、絶縁
膜１２０を５０００オングストローム形成している。ま
た、図ではＧａＡｓ基板１１０に形成された素子につい
ては省略している。つぎに、レジスト１３０を塗布し、
通常のフォトリソグラフィ技術にてスルーホールを設け
る部分１４０など（絶縁膜１２０を除去すべき部分）に
ついてレジスト１３０を除去する（図１（ｂ））。
【００１５】こうして得られた基板１１０をドライエッ
チングでエッチングする。この場合、通常のリアクティ
ブイオンエッチング（ＲＩＥ）にてエッチングを行うの
であるが、その反応ガス２３０にフッ素を含む分子量の
異なった２種以上の混合ガスを用いて行う（図１
（ｃ））。これによって、レジストの除去された部分１
４０にスルーホールが形成される。絶縁膜１２０の表面
でレジスト１３０の端部近傍にはサイドエッチングが生
じており、スルーホール１５０は、その端部に大きなテ
ーパ角を持ち、フレア状に形成される。
チングでエッチングする。この場合、通常のリアクティ
ブイオンエッチング（ＲＩＥ）にてエッチングを行うの
であるが、その反応ガス２３０にフッ素を含む分子量の
異なった２種以上の混合ガスを用いて行う（図１
（ｃ））。これによって、レジストの除去された部分１
４０にスルーホールが形成される。絶縁膜１２０の表面
でレジスト１３０の端部近傍にはサイドエッチングが生
じており、スルーホール１５０は、その端部に大きなテ
ーパ角を持ち、フレア状に形成される。
【００１６】そして、通常の化合物半導体ＩＣの場合と
同様に、チタンを５００オングストローム、金を４５０
０オングストローム蒸着し配線パターン１６０を形成し
て、ＩＣを完成させる。スルーホール１５０は段差が小
さいものになっているので、断線の原因となるエッジの
発生が抑えられ、スルーホール１５０の埋込が良好にな
されている。そのため、配線を良好に形成することがで
き、半導体装置を信頼性が高く、歩留まりの良いものに
することができる。
同様に、チタンを５００オングストローム、金を４５０
０オングストローム蒸着し配線パターン１６０を形成し
て、ＩＣを完成させる。スルーホール１５０は段差が小
さいものになっているので、断線の原因となるエッジの
発生が抑えられ、スルーホール１５０の埋込が良好にな
されている。そのため、配線を良好に形成することがで
き、半導体装置を信頼性が高く、歩留まりの良いものに
することができる。
【００１７】図２，３は、上述のＲＩＥ（図１（ｃ）の
工程）において、反応ガスを２種用いた場合と１種の場
合のエッチング形状の比較を１μｍのパターンについて
示したものであり、図３は図２の断面をイラストで示し
たものである。図２，３（ａ）は反応ガスにＣＦ4 ，Ｓ
Ｆ6 の２種用いた場合のもので、ＣＦ4 が１９sccm、Ｓ
Ｆ6 ３０sccmという流量でおこなった。また、チャンバ
ー２１０内の圧力は７ｐａ、高周波電源２２０のパワー
は２５０Ｗという反応条件とした。その結果、サイドエ
ッチ量はおよそ０．３μｍになった。また、絶縁膜１２
０の表面とエッチングされた部分では非常にエッジの小
さなものになっている。
工程）において、反応ガスを２種用いた場合と１種の場
合のエッチング形状の比較を１μｍのパターンについて
示したものであり、図３は図２の断面をイラストで示し
たものである。図２，３（ａ）は反応ガスにＣＦ4 ，Ｓ
Ｆ6 の２種用いた場合のもので、ＣＦ4 が１９sccm、Ｓ
Ｆ6 ３０sccmという流量でおこなった。また、チャンバ
ー２１０内の圧力は７ｐａ、高周波電源２２０のパワー
は２５０Ｗという反応条件とした。その結果、サイドエ
ッチ量はおよそ０．３μｍになった。また、絶縁膜１２
０の表面とエッチングされた部分では非常にエッジの小
さなものになっている。
【００１８】図２，３（ｂ）は反応ガスにＳＦ6 だけを
用いた場合のもので、他の反応条件は、上述の２種用い
た場合と同じである。この場合では、サイドエッチ量は
０．１５〜０．２μｍとなっている。（ａ）の場合に比
べてサイドエッチ量は小さくなっているがエッジが大き
くなっている。このように反応ガスを２種用いるのは、
エッジのないスルーホールを形成するのに有効であるこ
とが分かる。
用いた場合のもので、他の反応条件は、上述の２種用い
た場合と同じである。この場合では、サイドエッチ量は
０．１５〜０．２μｍとなっている。（ａ）の場合に比
べてサイドエッチ量は小さくなっているがエッジが大き
くなっている。このように反応ガスを２種用いるのは、
エッジのないスルーホールを形成するのに有効であるこ
とが分かる。
【００１９】図４は、反応ガスの混合比とエッチングレ
ートの関係を、ＣＦ4 ，ＳＦ6 の２種用いた場合につい
て示したものである。エッチングレートは混合比によっ
て変化し、ＣＦ4 ，ＳＦ6 を混合した場合、およそ４０
％あたりでエッチングレートが最大になる。この関係は
反応ガスの組み合わせで異なるが、エッチングレートが
最大になる混合比でエッチングすることで、エッチング
速度が速く、プロセスの迅速化をすることができる。
ートの関係を、ＣＦ4 ，ＳＦ6 の２種用いた場合につい
て示したものである。エッチングレートは混合比によっ
て変化し、ＣＦ4 ，ＳＦ6 を混合した場合、およそ４０
％あたりでエッチングレートが最大になる。この関係は
反応ガスの組み合わせで異なるが、エッチングレートが
最大になる混合比でエッチングすることで、エッチング
速度が速く、プロセスの迅速化をすることができる。
【００２０】図５は、反応ガスの混合比に対してエッチ
ングされる形状を示したものである。（ａ）は反応ガス
にＣＦ4 だけを用いた場合であり、通常のＲＩＥと同様
の形状になる。そのため、エッジが大きなものになって
いる。（ｃ）は反応ガスにＳＦ6 だけを用いた場合であ
り、エッチングが等方的に進み、通常のプラズマエッチ
ングのように丸くエッチングされる。そのため、エッジ
が大きなものになっている。これに対し、反応ガスを２
種用いた場合、つぎのようになると考えられる。
ングされる形状を示したものである。（ａ）は反応ガス
にＣＦ4 だけを用いた場合であり、通常のＲＩＥと同様
の形状になる。そのため、エッジが大きなものになって
いる。（ｃ）は反応ガスにＳＦ6 だけを用いた場合であ
り、エッチングが等方的に進み、通常のプラズマエッチ
ングのように丸くエッチングされる。そのため、エッジ
が大きなものになっている。これに対し、反応ガスを２
種用いた場合、つぎのようになると考えられる。
【００２１】混合ガスのうち分子量の小さいものは、分
子量の大きいものによって散乱する。そして、散乱され
たとき分解しフッ素の供給源となる。この散乱は分子量
の大きいものによって左右され、この分子量の大きさが
散乱を制御することになる。この散乱によって、単体の
ガスを用いる通常の場合よりもさらにスルーホールの端
部にテーパー角がつくことになって、（ｂ）のような形
状になるものと考えられる。実線はＣＦ4 ，ＳＦ6 を用
いた場合を、点線はＣＦ4 ，Ｃ3 Ｆ8 を用いた場合で、
分子量の差が大きいほど後退量は大きなものになると考
えられる。このことから、混合するガスの組み合わせは
前述の実施例に限らず、ＣＦ4 ，Ｃ2 Ｆ6 ，ＳＦ6 ，Ｃ
3 Ｆ8 など様々な変形が可能であり、スルーホールの形
状が異なったものをうることができる。
子量の大きいものによって散乱する。そして、散乱され
たとき分解しフッ素の供給源となる。この散乱は分子量
の大きいものによって左右され、この分子量の大きさが
散乱を制御することになる。この散乱によって、単体の
ガスを用いる通常の場合よりもさらにスルーホールの端
部にテーパー角がつくことになって、（ｂ）のような形
状になるものと考えられる。実線はＣＦ4 ，ＳＦ6 を用
いた場合を、点線はＣＦ4 ，Ｃ3 Ｆ8 を用いた場合で、
分子量の差が大きいほど後退量は大きなものになると考
えられる。このことから、混合するガスの組み合わせは
前述の実施例に限らず、ＣＦ4 ，Ｃ2 Ｆ6 ，ＳＦ6 ，Ｃ
3 Ｆ8 など様々な変形が可能であり、スルーホールの形
状が異なったものをうることができる。
【００２２】シリコン半導体では８００℃程度の高温で
アルミニウムをリフローしリフトオフして配線すること
が可能である。しかし、化合物半導体では、比較的低温
のプロセスで行うのが望ましいので、本発明のように低
温のプロセスで配線の可能なものが特に有効である。ま
た、本発明では信頼性が高く、歩留まりの良いものにす
ることができるので、化合物半導体のような中小規模の
ＩＣの製造をする上で効果的なコスト削減を図ることが
できる。
アルミニウムをリフローしリフトオフして配線すること
が可能である。しかし、化合物半導体では、比較的低温
のプロセスで行うのが望ましいので、本発明のように低
温のプロセスで配線の可能なものが特に有効である。ま
た、本発明では信頼性が高く、歩留まりの良いものにす
ることができるので、化合物半導体のような中小規模の
ＩＣの製造をする上で効果的なコスト削減を図ることが
できる。
【００２３】
【発明の効果】以上の通り本発明によれば、単体のガス
を用いる通常の場合よりもさらにスルーホールの端部に
テーパー角がつくことになって、スルーホールの端部は
フレア状に形成され、断線の原因となるエッジの発生が
抑えられるので、半導体装置に設けられる配線を良好に
形成することができる。そのため、半導体装置を信頼性
が高く、歩留まりの良いものにすることができる。
を用いる通常の場合よりもさらにスルーホールの端部に
テーパー角がつくことになって、スルーホールの端部は
フレア状に形成され、断線の原因となるエッジの発生が
抑えられるので、半導体装置に設けられる配線を良好に
形成することができる。そのため、半導体装置を信頼性
が高く、歩留まりの良いものにすることができる。
【図１】本発明の半導体装置の製造工程の概要を示す
図。
図。
【図２】反応ガスを２種用いた場合と１種の場合のエッ
チング形状の比較を示す図。
チング形状の比較を示す図。
【図３】反応ガスを２種用いた場合と１種の場合のエッ
チング形状の比較を示す図。
チング形状の比較を示す図。
【図４】混合比とエッチングレートの関係を示す図。
【図５】反応ガスの混合比に対してエッチングされる形
状を比較して示した図。
状を比較して示した図。
１１０…基板、１２０…絶縁膜、１５０…スルーホー
ル、１６０…配線パターン、２３０…反応ガス。
ル、１６０…配線パターン、２３０…反応ガス。
Claims (5)
- 【請求項１】 基板上に絶縁膜を形成し、この絶縁膜を
エッチングしてスルーホールを形成し、前記スルーホー
ルを介して前記絶縁膜の上下間の配線を形成する半導体
装置の製造方法であって、 前記絶縁膜は、シリコン及び窒素を含んだ材料で形成さ
れ、 前記スルーホールは、フッ素を含む分子量の異なった２
種以上の混合ガスのドライエッチングにて形成される半
導体装置の製造方法。 - 【請求項２】 前記混合ガスの混合比は、前記絶縁膜の
エッチングレートが最も高くなるように選定されている
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記混合ガスは、ＣＦ4 とＳＦ6 を混合
したものであることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項４】 前記混合ガスは、ＣＦ4 とＣ3 Ｆ8 を混
合したものであることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項５】 基板上に絶縁膜を形成し、この絶縁膜を
エッチングしてスルーホールを形成するスルーホールの
形成方法であって、 前記絶縁膜は、シリコン及び窒素を含んだ材料で形成さ
れ、 前記スルーホールは、フッ素を含む分子量の異なった２
種以上の混合ガスのドライエッチングにて形成されるス
ルーホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP205093A JPH06208976A (ja) | 1993-01-08 | 1993-01-08 | 半導体装置の製造方法及びスルーホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP205093A JPH06208976A (ja) | 1993-01-08 | 1993-01-08 | 半導体装置の製造方法及びスルーホールの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208976A true JPH06208976A (ja) | 1994-07-26 |
Family
ID=11518513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP205093A Pending JPH06208976A (ja) | 1993-01-08 | 1993-01-08 | 半導体装置の製造方法及びスルーホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120954A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置の製造方法 |
| WO2003063219A1 (fr) * | 2002-01-25 | 2003-07-31 | Matsushita Electric Industrial Co., Ltd. | Procede servant a fabriquer un composant electronique |
-
1993
- 1993-01-08 JP JP205093A patent/JPH06208976A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120954A (ja) * | 1995-10-25 | 1997-05-06 | Nec Corp | 半導体装置の製造方法 |
| WO2003063219A1 (fr) * | 2002-01-25 | 2003-07-31 | Matsushita Electric Industrial Co., Ltd. | Procede servant a fabriquer un composant electronique |
| US6984572B2 (en) | 2002-01-25 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing electronic component |
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