JPH06208493A - 情報信号記憶検索装置 - Google Patents

情報信号記憶検索装置

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JPH06208493A
JPH06208493A JP25994593A JP25994593A JPH06208493A JP H06208493 A JPH06208493 A JP H06208493A JP 25994593 A JP25994593 A JP 25994593A JP 25994593 A JP25994593 A JP 25994593A JP H06208493 A JPH06208493 A JP H06208493A
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JP
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memory
buffer
data
information signal
input
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Pending
Application number
JP25994593A
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English (en)
Inventor
Graham Gordon Thomason
ゴードン トマソン グラハム
Loon Paul M Van
マリー ファン ルーン ポール
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
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Publication date
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Abstract

(57)【要約】 【目的】 メモリーを効率的に使用できる情報信号記憶
検索装置を提供する。 【構成】 メモリー（36）、情報信号を受信するための
入力端子（50）、情報信号の遅延版を供給するための出
力端子（51）、該入力端子に接続された入力端子（52）
及び該メモリー（36）の入力端子（54）に接続された出
力端子（53）を有する入力バッファメモリー（35ａ）、
並びに該メモリーの出力端子（56）に接続された入力端
子（55）及び該出力端子（51）に接続された出力端子
（57）を有する出力バッファメモリー（35ｂ）を含む、
情報信号を記憶し且つ情報信号を検索する情報信号記憶
検索装置であって、該入力バッファメモリー及び該出力
バッファメモリーが１つの単一バッファメモリー（35）
に統合されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリー、情報信号を
受信するための入力端子、情報信号の遅延版を供給する
ための出力端子、該入力端子に接続された入力端子及び
該メモリーの入力端子に接続された出力端子を有する入
力バッファメモリー、並びに該メモリーの出力端子に接
続された入力端子及び該出力端子に接続された出力端子
を有する出力バッファメモリーを含む、情報信号をメモ
リーに記憶し且つ該メモリーから情報信号を検索する情
報信号記憶検索装置に関するものである。
【０００２】
【従来の技術】ＰＣＴ出願公報WO91/13695号には、メモ
リーにビデオ信号を一時記憶する例が開示されている。
この既知の装置を用いると、情報信号をメモリーに記憶
し、前もって該メモリーに記憶されている情報信号を同
時に検索することができる。メモリーは、光ディスク又
はハードディスク或いはディスクアレイのような磁気デ
ィスクでもよい。この装置は、テレビジョン或いはビデ
オレコーダーのようなビデオ信号をメモリーに記憶する
装置に利用できる。
【０００３】この装置の１つの用途は、生のテレビジョ
ン信号の伝送が連続的に記録され、メモリーの許される
限りの範囲にその内容が保存される装置である。ある種
の応用装置では、数分間の長さのビデオ信号を記憶する
ことができるメモリー容量を持っている。また他の応用
装置では、１５分間の長さに相当する記憶容量が実用上
最低のものと考えられている。
【０００４】ユーザーにとって多くの興味ある構造の装
置が提供されている。先ず、プログラムを見たい時刻を
選ぶことができることである。例えば、８時のニュース
を（勿論始めから）８時１０分から見たいという場合を
考えよう。装置を使って正しいチャンネルをモニターし
ておけば、そこに来たときに１０分前の点に戻してニュ
ースを最初から見ることができる。プログラムが従来の
ビデオレコーダーに記憶された場合と違って、ユーザー
はそれを見るのをプログラムが終わるまで待つ必要はな
いのである。
【０００５】中断した後も継続できる。ユーザーがプロ
グラムを見ている間に中断した場合、例えば電話が鳴っ
た場合或いはドアに呼び出された場合は、中断した所か
ら再びプログラムを見ることができる。この機能は従来
のビデオレコーダーでは不可能なことである。
【０００６】プログラムが重複しているときでも使え
る。１つのチャンネルのプログラムが他のチャンネルの
プログラムの開始後１０分の間に終了しなかった場合を
考えよう。この場合、ビデオレコーダーを使わずに、両
方のプログラムを見ることができる。第１のプログラム
の間、ユーザーは第２のプログラムのチャンネルをモニ
ターする。第１のプログラムの終了後、ユーザーは他の
チャンネルに切替え、そのプログラムの始めの点に戻
す。ビデオレコーダーを使用する場合よりも優れた重要
な点は、録画が終わるまで待たずに、ユーザーがプログ
ラムを見ることができることである。
【０００７】スローモーション再生もできる。ユーザー
は今見たばかりの（或いは見損なった、或いは良く理解
できなかった）出来事を再生することができ、更に再生
が始まった所から続けてプログラムを見ることができ
る。更に、再生は、スローモーションでも行うことがで
きる。
【０００８】遅れてビデオレコーダーに録画することが
可能である。ユーザーは１０分間プログラムを見た上
で、そのプログラムがビデオに録画する価値があるか否
かを判断することができる。この装置によれば、ユーザ
ーは生のプログラムを見ていながらそれと同時に、遡っ
てビデオ録画を始めることができる。
【０００９】この装置には更に次のような機能を付加す
ることができる。プログラムの既に終わった部分を高速
で見ることができる。ユーザーが生で見ていない場合、
例えばプログラム開始時刻に遅れた場合或いは中断した
場合には、加速して再生し、生の放送に追いつくことが
可能である。加速率が数パーセントならば、見る者には
気にならない。ディスクからの読み出し、デマルチプレ
クシング、データのデコンプレッション、Ｄ／Ａ（ディ
ジタル／アナログ）変換等の電子回路によって一定の加
速率でデータが処理される。音は特別に処理され、トー
ンが過度に上がらないように加速される。
【００１０】既に終わったプログラムを更に高速で見る
ことができる。この場合は、テレビジョンの画面の全て
を処理するのではなく、一部分をスキップし、デマルチ
プレクシング及びデコンプレッションは行わない。高速
で逆転することができる。ピクチャーインピクチャー
（ＰＩＰ）処理ユニットでは、このＰＩＰ形式を用いて
生のプログラムと既に終わったプログラムとを組み合わ
せて画面に表示することができる。
【００１１】主メモリーに生のテレビジョンプログラム
を連続して記憶し、終わったプログラムを主メモリーか
ら連続的に且つ同時に検索するために、入力バッファメ
モリー及び出力バッファメモリーが設けられている。記
憶するためにデータが主メモリーに到着したときに、主
メモリーが他の操作のために一時的にビジーの状態の場
合には、データは入力バッファメモリーに記憶され、後
刻データ検索によって入力バッファメモリーから主メモ
リーに記憶される。データは主メモリーから規則的に読
み出され、終わったプログラムとしてテレビジョンに映
される。ここで再び主メモリーが他の操作のために一時
的にビジーの状態の場合には、データは出力バッファメ
モリーで使用できる状態にあり、ユーザーは連続して画
像を見ることができる。
【００１２】
【発明が解決しようとする課題】本発明は、前記の装置
におけるメモリーに関する改良を提案するものである。
【００１３】
【課題を解決するための手段】この目的のため、本発明
は、入力バッファメモリー及び出力バッファメモリーが
１つの単一バッファメモリーに統合されていることを特
徴とする情報信号記憶検索装置を提供するものである。
【００１４】本発明は次のような認識に基づいている。
入力バッファメモリーの理想的な動作においては、入力
バッファメモリーを通るデータの伝送の制御は、入力バ
ッファメモリーが空になるように制御し、入力バッファ
メモリーから主メモリーへデータを転送せずに最大量の
データを取り込むことができるようにするべきである。
更に、出力バッファメモリーの理想的な動作において
は、出力バッファメモリーを通るデータの伝送の制御
は、出力バッファメモリーが満杯であるように制御し、
主メモリーから出力バッファメモリーへデータを転送せ
ずに最大量のデータをスクリーンに映すことができるよ
うにするべきである。これらの要求から、入力バッファ
メモリーと出力バッファメモリーを１つの部分分割メモ
リーに統合し、マイクロプロセッサーによって実現され
る管理の下で可能な限り効率的に利用するべきである。
【００１５】主メモリーがハードディスク装置であり、
このハードディスク装置が、該ハードディスクメモリー
装置に含まれるハードディスクに情報信号を記憶し且つ
該ハードディスクから情報信号を検索するための単一の
磁気ヘッドを有する場合に本発明は特に有用である。複
数のヘッドを持つディスク装置では、例えば別の記憶番
地にジャンプする必要があって情報の流れの中断が他の
ヘッドで補正できない場合のように、連続的な記憶と検
索が不可能な場合が起こり得る。更に、次の点が重要で
ある。即ち、主メモリー上で単一の情報信号の記憶とそ
の情報信号の検索を記述している場合に、複数の例えば
異なったプログラムチャンネルから導出された情報信号
を記憶し且つその情報信号を検索するために、本発明の
概念を応用することが同様に可能であることである。
【００１６】
【実施例】図１は本発明の装置の実施例を示す。伝送す
るチャンネルを選ぶチャンネルセレクター1 を通る第１
の１又は複数のテレビジョン信号が記憶され、且つ伝送
するチャンネルを生でディスプレイに送る。記憶するた
めに選択された信号は、Ａ／Ｄ（アナログ／ディジタ
ル）コンバーター2 によってディジタル化される。ディ
ジタルデータはデータ圧縮器3 によってリアルタイムで
圧縮される。データ圧縮器3 によって圧縮された後、各
チャンネルの出力は、選択されたチャンネル当たり少な
くとも１つあるバッファ4 に移される。バッファ4 はま
たマルチプレクサーとしても作用し、複数の並列のデー
タストリームを読み出して１つのデータストリームに変
換することができる。（これは異なったストリームが別
個に管理されている場合も可能である。）
【００１７】バッファ4 に含まれた情報は、マイクロプ
ロセッサー24の管理の下でＤＭＡ（ダイレクトメモリー
アクセス）コントローラー31によってバッファメモリー
35に転送され、バンドディスク型の主メモリー36に送ら
れる入力として識別される。マイクロプロセッサー24
は、バッファ4 からバッファメモリー35へのデータ転送
を開始し、バッファメモリー中のメモリーの割り付けを
行う。マイクロプロセッサー24は、ソフトウェアに基づ
いてＲＯＭ（リードオンリーメモリー）22を動作させ、
一時的な変数のためにワーキングＲＡＭ（ランダムアク
セスメモリー）23を動作状態にし、バッファメモリー35
を管理し、ユーザーコマンド及びユーザーステータス等
を記憶する。バッファメモリー35の入力データは、マイ
クロプロセッサー24の管理の下でもう１つのＤＭＡコン
トローラー32によって、準備ができ次第主メモリー36に
転送される。
【００１８】主メモリー36に記憶されたデータは、やが
てマイクロプロセッサー24の管理の下でＤＭＡコントロ
ーラー32によってバッファメモリー35に転送される。Ｄ
ＭＡコントローラー32は、反対方向にデータを転送する
ために同時に使用することはできない。実際には、テレ
ビジョンに映されるデータはマイクロプロセッサー24の
管理の下でＤＭＡコントローラー33によってバッファ14
に送られる。主メモリー36からバッファメモリー35へ、
及びバッファメモリー35からバッファ14へデータを転送
する行程は、終わったチャンネルを見るか、録画する
か、或いは他の目的に使うためにユーザーか選択したチ
ャンネル毎に別々に行われる。
【００１９】要求に遅れないようにするためには、チャ
ンネル毎に充分なデータが常にバッファメモリー35に存
在しなければならない。データはバッファ14から取り出
され、データデコンプレッサー13によって圧縮解除さ
れ、Ｄ／Ａコンバーター12によってアナログ信号に変換
される。Ｄ／Ａコンバーター12の出力は、ビデオレコー
ダー或いはテレビジョンに送ることができる。加速コン
トローラー41は種々の作用をする。即ち、スローモーシ
ョン、静止画面及びコマ送り画面を作ることを含めてデ
ータが要求された加速率を制御する。これはまた、高速
送り或いは高速逆送りの機能も具えている。ＤＭＡコン
トローラー33、バッファ14、データデコンプレッサー13
及びＤ／Ａコンバーター12は、全て実時間より若干早く
（ほぼ１５％）動くことができ、加速コントローラー41
が標準のフレーム速度で加速画面を生成するまでデータ
の損失なしに高速の再生ができる。生の伝送と終わった
画面の伝送をＰＩＰ技術を用いてＰＩＰポストプロセッ
サーによって同時に映すことができる。
【００２０】バッファメモリー35とワーキングＲＡＭ23
を１つのメモリーに統合するのもよい。バッファメモリ
ー35は、１ヘッドのハードディスク装置が、モニターし
ているテレビジョン信号を書き込むと同時に画面に映す
信号を読み出す２つの仕事をこなすことができるように
している。
【００２１】次に、図２を参照しつつ、装置の動作中の
データの流れを概念的に説明する。主メモリー36に記憶
されるデータは入力端子50に到着する。主メモリー36の
ディスクが他の動作のために一時的にビジーのときは、
到着したデータは入力バッファ35ａの入力端子59ａに印
加され、一時的に入力バッファ35ａに記憶される。ディ
スクにデータを受け入れることが可能になり次第、入力
バッファ35ａに記憶されているデータは入力バッファ35
ａの出力端子51ａに供給され、主メモリー36の入力端子
54に印加されてディスクに記憶される。
【００２２】データは更に主メモリーディスク36からテ
レビジョンスクリーンに映すために規則的に必要にな
る。再びディスクが他の動作のために一時的にビジーに
なった場合には、出力バッファ35ｂに記憶されているデ
ータが出力端子51ｂに供給され、出力端子53に印加さ
れ、ユーザーは連続して映像を見ることができる。ディ
スクがデータを供給できる状態になると、ディスクに記
憶されているデータが主メモリー36の出力端子56に供給
され、出力バッファメモリー35ｂの入力端子59ｂに印加
されて出力バッファ35ｂに記憶される。
【００２３】特に、ディスクが読み出されている時に入
力データをバッファするために入力バッファ35ａが必要
であり、ディスクが書き込まれている時にデータの連続
的な出力を得るために出力バッファ35ｂが必要である。
入力バッファ35ａと出力バッファ35ｂとは１つの分割メ
モリー35に統合されている。バッファメモリー35内の入
力バッファ部分と出力バッファ部分は、ＦＩＦＯ（Ｆir
st−Ｉn Ｆirst−Ｏut）或いはこれに代わって可逆性キ
ュー機構を用いて実現できる。次にこれらの構造を述べ
る。
【００２４】図３は、ＦＩＦＯ型の入力バッファメモリ
ー35ａのようなバッファメモリーを示す。出力バッファ
メモリーも同様の構造である。図３は、キューの始点と
終点とを示す位置に記憶された２つのポインター位置を
含む２入力ＦＩＦＯキュー制御ブロック60を用いる、基
本的なＦＩＦＯキュー制御を示す。制御ブロック60のポ
インターは、図３ａに示すように、空きキューを示すた
めの定数例えば零にセットする。メモリーブロック51
ａ、52ａ、....、58ａ及び59ａは一方向に接続する。全
てのメモリーブロックは、メモリーブロック52ａに示す
ように、データ及びポインター位置71を記憶するための
メモリー空間70を含む。
【００２５】制御ブロック60のポインターＰ1 はメモリ
ーブロック59ａが記憶されているアドレスを示す。この
メモリーブロックは、最後に記憶されたブロックである
から、そのポインターは定数例えば零を持つ。制御ブロ
ック60のポインターＰ2 はメモリーブロック51ａが記憶
されているアドレスを示す。このメモリーブロックはバ
ッファメモリーに記憶されている最も古い情報を含んで
いる。このポインターは次のメモリーブロック52ａが記
憶されているアドレスを示す。メモリーブロック52ａの
ポインター71は次のメモリーブロックが記憶されている
アドレスを示す。このようにして、ブロック58ａのポイ
ンターはブロック59ａが記憶されているアドレスを示
す。
【００２６】メモリーブロック72のようなメモリーブロ
ックは、キューの連鎖の最後につけ加えられる。これ
は、制御ブロック60内のＰ1 をメモリーブロック72が記
憶されているアドレスにセットすることによって実現さ
れる。更に、メモリーブロック72のポインターは零にな
り、メモリーブロック59ａのポインターはメモリーブロ
ック72が記憶されているアドレスにセットされる。メモ
リーブロック51ａのようなメモリーブロックは、キュー
の連鎖の最初につけ加えられる。これは、制御ブロック
60内のＰ2 をメモリーブロック52ａが記憶されているア
ドレスにセットすることによって実現される。このよう
にして、メモリーブロックの全体の連鎖を追跡すること
なしに、メモリーブロックがキューに追加され、キュー
から除かれる。ポインターの管理は、短い固定した時間
で行うことができる。
【００２７】バッファメモリー35の基本的な管理は３つ
のＦＩＦＯキュー、即ち、共通バッファメモリー35の中
のフリーのメモリーブロックに対する１つのＦＩＦＯキ
ュー（第１ＦＩＦＯ）、共通バッファメモリー35の中の
入力バッファメモリー部分に対する１つのＦＩＦＯキュ
ー（第２ＦＩＦＯ）及び共通バッファメモリー35の中の
出力バッファメモリー部分に対する１つのＦＩＦＯキュ
ー（第３ＦＩＦＯ）を用いて行うことができる。
【００２８】入力のために割り付けされた１つのメモリ
ーブロックが、第１ＦＩＦＯから取り出されて第２ＦＩ
ＦＯに加えられる。入力の内容が主メモリー36に書き込
まれた後メモリーブロックの割り付けが解除されて第２
ＦＩＦＯから取り出され、第１ＦＩＦＯに加えられる。
出力のために割り付けされた１つのメモリーブロック
が、第１ＦＩＦＯから取り出されて第３ＦＩＦＯに加え
られる。出力のデータが出力端子53に転送された後メモ
リーブロックの割り付けが解除されて第３ＦＩＦＯから
取り出され、第１ＦＩＦＯに加えられる。この一連の動
作のために、バッファメモリー35に適切な大きさのメモ
リーがなければならない。重要なことは、大き過ぎる出
力メモリーが割り付けられないようにし、フリーメモリ
ーの量が入力のために不足しないようにすることであ
る。必要なメモリーの量及び出力データに割り付けられ
るべきメモリーの最大値は、主として主メモリー36のシ
ーク時間とデータ転送時間に依存する。
【００２９】制御ブロック60のようなＦＩＦＯキュー制
御ブロックは、ワーキングＲＡＭ23又はバッファメモリ
ー35の固定した位置に割り付けることができる。個別の
チャンネルはフリーメモリーブロックに対して定められ
た１つのＦＩＦＯとチャンネル毎に定められた２つのＦ
ＩＦＯ（各チャンネルに対し、１つは入力バッファ部分
について、１つは出力バッファ部分について）によって
個別に管理できる。
【００３０】例外的に入力に割り付けるフリーメモリー
ブロックがない状態が起きることを許容すれば、メモリ
ーを節約することができる。この場合には、最後に満杯
になった出力バッファメモリーブロックが第３ＦＩＦＯ
から取り出されて第１ＦＩＦＯに加えられる。このデー
タは通常の手順で主メモリー36から再び読み出すべきこ
とが指示される。更に入力バッファメモリーブロックが
必要な場合は、この行程が繰り返される。ここで、図３
のようにＦＩＦＯキューの最近のバッファを解放するた
めには、最近のたった１つのメモリーブロックを捜し出
すために、最近のメモリーブロックになり得るメモリー
ブロック全体の連鎖を追跡しなければならないことが問
題となる。
【００３１】この問題は、図４に示すように、出力バッ
ファ部分に可逆性ＦＩＦＯキューを用いることで解決で
きる。可逆性キューは、図３のＦＩＦＯに対する拡張で
あり、メモリーブロックが両方向にリンクされている。
これにより、ＦＩＦＯ（Ｆirst−Ｉn Ｆirst−Ｏut）又
はＬＩＦＯ（Ｌast −Ｉn Ｆirst−Ｏut）を用いるため
に矛盾のないキュー管理を持続することが可能になり、
ポインターの全ての連鎖を追跡する必要はなくなる。こ
の目的のため、メモリーブロックはそれぞれ、後続のメ
モリーブロックを示すポインターと直前のメモリーブロ
ックを示すポインターとの２つのポインター位置71及び
73を含む。メモリーブロック61が再び最も古い情報を含
むブロックになり、そしてブロック69が最も新しく記憶
された情報を持つことになる。
【００３２】図３で、参照番号に付いているインデック
ス“ａ”を“ｂ”に変えると、図３のバッファメモリー
は出力バッファメモリー35ｂを示すことになる。
【図面の簡単な説明】
【図１】図１は、本発明の装置の実施例を示す図であ
る。
【図２】図２は、本発明の装置の他の実施例の要部を示
す図である。
【図３】図３は、ＦＩＦＯ型のバッファメモリーを示す
図である。
【図４】図４は、可逆性ＦＩＦＯ型のバッファメモリー
を示す図である。
【符号の説明】
１ チャンネルセレクター ２ Ａ／Ｄコンバーター ３ データ圧縮器 ４ バッファ １２ Ｄ／Ａコンバーター １３ データデコンプレッサー １４ バッファ ２１ バス ２２ ＲＯＭ ２３ ワーキングＲＡＭ ２４ マイクロプロセッサー ２５ ユーザーコマンド入力部 ２６ ユーザーインターフェース ３１、３２、３３ ＤＭＡ制御装置 ３５ バッファメモリー ３６ 主メモリー ４１ 加速制御装置 ４２ ＰＩＰポストプロセッサー ５０ 入力端子 ５３ 出力端子 ５１ａ〜５９ａ、５１ｂ〜５９ｂ メモリーブロック ５４ 入力端子 ５６ 出力端子 ６０ 制御ブロック ６１、６２、６８、６９ メモリーブロック ７０ メモリー空間 ７１、７３ ポインター位置 ７２ メモリーブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール マリー ファン ルーン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 メモリー（36）、情報信号を受信するた
    めの入力端子（50）、情報信号の遅延版を供給するため
    の出力端子（51）、該入力端子に接続された入力端子
    （52）及び該メモリー（36）の入力端子（54）に接続さ
    れた出力端子（53）を有する入力バッファメモリー（35
    ａ） 、並びに該メモリーの出力端子（56）に接続され
    た入力端子（55）及び該出力端子（51）に接続された出
    力端子（57）を有する出力バッファメモリー（35ｂ）を
    含む、情報信号をメモリー（36）に記憶し且つ該メモリ
    ーから情報信号を検索する情報信号記憶検索装置におい
    て、該入力バッファメモリー及び該出力バッファメモリ
    ーが１つの単一バッファメモリー（35）に統合されてい
    ることを特徴とする情報信号記憶検索装置。
  2. 【請求項２】 該メモリー（36）がハードディスクメモ
    リー装置であることを特徴とする請求項１に記載の情報
    信号記憶検索装置。
  3. 【請求項３】 該ハードディスクメモリー装置（36）
    が、該ハードディスクメモリー装置に含まれるハードデ
    ィスクに情報信号を記憶し且つ該ハードディスクから情
    報信号を検索するための単一の磁気ヘッドを有すること
    を特徴とする請求項２に記載の情報信号記憶検索装置。
  4. 【請求項４】 バッファメモリー（35）がランダムアク
    セスメモリーであることを特徴とする請求項１、２又は
    ３のいずれかに記載の情報信号記憶検索装置。
JP25994593A 1992-10-19 1993-10-18 情報信号記憶検索装置 Pending JPH06208493A (ja)

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