JPH06208428A - 高速単一端バス用のｃｍｏｓドライバ - Google Patents

高速単一端バス用のｃｍｏｓドライバ

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JPH06208428A
JPH06208428A JP5255212A JP25521293A JPH06208428A JP H06208428 A JPH06208428 A JP H06208428A JP 5255212 A JP5255212 A JP 5255212A JP 25521293 A JP25521293 A JP 25521293A JP H06208428 A JPH06208428 A JP H06208428A
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Abstract

(57)【要約】 【目的】高速の単一端ワイヤード・オアバスアーキテク
チャを駆動するための改良型ＣＭＯＳドライバ回路を与
える。 【構成】本ドライバ回路はユーザーが選択できるアクテ
ィブ主張解除補助特性を与える。この特性はデータバス
ラインもしくは制御バスラインを急速にプルアップする
際の受動的終端回路を補助する。これを用いて得られる
ドライバ回路は、粗略な結線設計に起因するインピーダ
ンスミスマッチの結果生ずる負電圧過渡現象に対し、大
きなノイズ耐性を与える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータバスおよび制御バ
スを駆動するための回路に関し、特に、小型コンピュー
ターシステムインターフェースバスのような高速単一端
ワイヤード・オアバス（fast, single-ended, wired-o
r）アーキテクチャを駆動するための改良型ＣＭＯＳド
ライバ回路に関する。
【０００２】
【従来の技術】コンピューターハードウェアの開発にお
ける変らぬ目標の一つは一層高速度で、従って一層高い
動作周波数で作動する装置を設計することである。コン
ピューターの動作周波数を増大することによる基本的結
果として、マシーンサイクル時間周期（machine cycle
time period）も相応に減少しなければならないことで
ある。これまでに達成された処理速度の増大を有効利用
するためには、一層高いデータ速度でデータ転送ができ
る（すなわち一層短時間のマシーンサイクル時間周期で
作動できる）データ転送デバイスを開発することが必要
である。
【０００３】そのようなデータ転送デバイスの一つは小
型コンピューターシステムインターフェース（small co
mputer system interface,SCSI）である。ＳＣＳＩは、
或与えられたクラスのデバイスの範囲内でホストコンピ
ューターにデバイス非依存性を与えることのできる８ビ
ット並列Ｉ／Ｏバスである。この事実は、当該システム
ハードウェアにもソフトにも主要な変更を施すことなく
異なるディスクドライブ、テープドライブ、プリンタお
よび通信デバイスをホストコンピューターに追加できる
ことを意味する。ＳＣＳＩバスには二つの異なる型の構
成のもの、すなわち単一端構成（single-ended configu
ration）および差動構成（differentialconfiguratio
n）のもの、がある。単一端ドライバ兼レシーバ型の構
成はＴＴＬ（トランジスタ-トランジスタ論理回路）論
理レベルを使用し、主に６メートルまでの有線通信に企
図されるが、差動構成のものはＥＩＡ ＲＳ-４８５信
号を使用し、主に２５メートルまでの有線通信に企図さ
れている。
【０００４】通常、単一端バス構成は、ドライバ回路に
よるバスラインのアクティブ低状態の主張（active low
assertion of bus line）に続き定格の３．３ボルトに
バスラインを受動的に回復する終端回路（terminator c
ircuit）で終端される。終端回路の一例が図５に示して
ある。このバスラインは２２０オーム抵抗器および３３
０オーム抵抗器を含む電圧分割ネットワークにより受動
的に回復される。この場合、この終端バスラインは３３
０オーム抵抗器で発生される電圧レベルまで受動的に回
復される。
【０００５】単一端バスは又終端化バス（terminated b
uses）とも呼ばれ、通常、「ワイヤード・オア（wired-
or）」バス構成に形成される。ワイヤード・オアバス構
成とは単一バスラインに結合された或数のラインドライ
バ回路を有するバスアーキテクチャを言う。当該バスラ
インに結合されている各ラインドライバ回路は自らの目
的のために独立にバスラインを主張（assertion of bus
line）し、主張解除（deassertion）する。
【０００６】ＳＣＳＩ構成のような単一端の、ワイヤー
ド・オアバス構成に関連し結線に起因する最も普遍的な
問題は、単一端バスの受信端で生じるデータバイトのダ
ブルクロッキング（double-clocking of data bytes）
である。ダブルクロッキング問題は、バスの送信端のド
ライバ回路によりバス信号の主張解除（低から高への遷
移）の期間に当該レシーバ回路が遭遇する負電圧反射
（negative voltage reflections）に原因する。これら
電圧反射は粗略な結線設計構成の結果として生じるイン
ピーダンス・ミスマッチングに起因する。
【０００７】
【課題を解決するための手段】ダブルクロッキング問題
の例が図３に示してある。図３の線Ａは典型的な終端回
路（図５）によるバス信号の受動的主張解除（受動的な
レベル回復）を表す。バス上の電圧レベルがレシーバの
しきい値レベル以上に上昇するに伴い、レシーバの出力
（線Ｂ）は高となるが、バスライン上の負電圧反射は一
時的にバスラインの電圧レベルをレシーバしきい値未満
に降下させ、従って一時的にレシーバの出力を低にさせ
る。一旦負のアンダーシュートが経過すると、バスライ
ンは高レベルを回復し、このためレシーバ出力を再び高
に駆動する。
【０００８】従って粗略な結線設計により引き起こされ
るバスライン上の電圧反射の大きさを低減させる高速の
単一端ワイヤード・オアバスアーキテクチャを駆動する
ための改良型ＣＭＯＳドライバ回路を与える必要があ
る。さらに負電圧反射がバスラインをバスラインに結合
されたレシーバのしきい値レベル未満に駆動することを
防止できる高速の単一端ワイヤード・オアバスアーキテ
クチャ駆動用の改良型ＣＭＯＳドライバ回路を与える必
要がある。
【０００９】それゆえ本発明の課題は短いマシーンサイ
クル時間周期で作動する新規且つ有用なＣＭＯＳドライ
バ回路を与えることである。
【００１０】本発明のもう一つの課題は、粗略な結線設
計構成に対処できるように構築可能なＣＭＯＳドライバ
回路を与えることである。
【００１１】本発明のさらに別の課題は、バスラインを
伝わる電圧反射の大きさを低減するＣＭＯＳドライバ回
路を与えることである。
【００１２】本発明のさらに別の課題は一層良好な高レ
ベルノイズマージン（noise margin）を与えるＣＭＯＳ
ドライバ回路を与えることにより負電圧反射によるダブ
ルクロッキング問題を防止することである。
【００１３】
【発明が解決しようとする課題】本発明によれば高速の
単一端ワイヤード・オアバスアーキテクチャを駆動する
ための改良型ＣＭＯＳドライバ回路が与えられる。この
ドライバ回路は、受動的終端回路で終端されたバスライ
ンに接続されるアクティブ主張解除デバイスを含む。こ
のアクティブ主張解除デバイスは上記受動的終端回路が
バスラインを第二電圧レベルから第一電圧レベルに回復
するのを補助する。
【００１４】本発明のもう一つの局面ではＣＭＯＳドラ
イバ回路はさらに、終端されたバスに接続されて該終端
されたバス上の第一電圧レベルを主張するための主張デ
バイスと、前記アクティブ主張解除補助デバイスに接続
される第一制御手段にして前記主張デバイスにより発生
される第一イネーブル信号に応答して主張解除補助デバ
イスをアクティブ化させる第一制御手段とを含む。この
第一イネーブル信号は、終端されたバス上で上記主張デ
バイスが第一電圧レベルの主張を何時実質的に完了した
かを示す。
【００１５】本発明の別の実施例では、上記ドライバ回
路および終端回路がバスラインに結合されている場合
の、終端されたバスシステムを開示している。このドラ
イバ回路はさらに、急速ターンオフデバイス（quick tu
rn-off device）および第二制御手段を含む。この急速
ターンオフデバイスは上記第二制御手段により発生され
たターンオフ信号に応答して主張デバイスを急速にター
ンオフするため、主張デバイスに接続される。上記第二
制御手段は入力信号に応答して主張デバイスおよび急速
ターンオフデバイスを制御する。ユーザーが選択できる
第二イネーブル信号が上記第一制御手段に結合され、上
記アクティブ主張解除補助デバイスをイネーブル化し、
イネーブル化解除できる。さらに上記主張デバイスがイ
ネーブル化解除されるときにアクティブ主張解除補助デ
バイスをイネーブル化するための制御信号が上記第一制
御手段および第二制御手段の間に結合される。
【００１６】
【実施例】本発明のＣＭＯＳドライバ回路１０が図１に
ブロック線図で示してある。この回路はデータもしくは
制御バス４２の電圧レベルをプルアップ（主張）するた
めの主張デバイス１４およびプルダウン（主張解除）を
補助するためのアクティブ主張解除補助デバイス１２を
含む。出力ライン２４およびＰＡＤセル２２が主張デバ
イス１４およびアクティブ主張解除補助デバイス１２を
制御バス４２に結合する。
【００１７】ユーザーイネーブル信号３０、制御信号３
６、および主張解除イネーブル信号２６の存在下にアク
ティブ主張解除補助デバイス１２を作動（イネーブル
化）させるため、主張解除制御器１６が設けられる。
【００１８】制御信号３６を介して主張デバイス１４を
イネーブル化させ、差動解除させるため、主張制御器２
０が設けられる。制御信号３６は入力ライン３４上に受
信される入力信号に応答して主張制御器２０により発生
される。制御信号３６はさらに主張解除制御器１６に結
合される。動作上、高（論理１）入力信号が入力ライン
３４上に受信されると制御信号３６は主張デバイス１４
をイネーブル化すると同時にアクティブ主張解除補助デ
バイス１２を主張解除制御器１６を介してイネーブル化
解除する。このことにより、アクティブ主張解除補助デ
バイス１２および主張デバイス１４が同時にイネーブル
化すことを防止する。同様にして低（論理０）入力信号
が入力ライン３４上に受信されると制御信号３６は主張
デバイス１４をイネーブル化解除すると同時に主張解除
制御器１６を介してアクティブ主張解除補助デバイス１
２をイネーブル化解除する。
【００１９】主張制御器２０は同様にして、入力ライン
３４上に受信された入力信号に応答して急速ターンオフ
信号３８を介し急速ターンオフデバイス１８をイネーブ
ル化させ、イネーブル化解除する。動作上、主張制御器
２０は入力ライン３４上に受信された低入力信号に応答
して急速ターンオフデバイス１８をイネーブル化させ
る。急速ターンオフデバイス１８はイネーブル化される
と、制御バス４２上の低信号を主張解除する終端回路
（terminator circuit）２３をアクティブ主張解除補助
デバイス１２が一層効果的に補助するため、主張解除す
る主張デバイス１４を補助する。
【００２０】主張解除イネーブル信号２６は、主張デバ
イス１４が制御バス４２上の低信号レベルの主張を実質
的に完了したとき、主張解除制御器１６に結合される。
【００２１】ユーザーイネーブル信号３０はＣＭＯＳド
ライバ回路１０のアクティブ主張解除補助特性をイネー
ブル化させ、又イネーブル化解除すべくユーザーが選択
できる信号である。ユーザーがこの特性を選択する場合
の一例は通信ケーブル内のインピーダンスミスマッチが
データ転送エラーを来たしていることが判明した場合で
ある。
【００２２】イネーブル信号２６、３０および制御信号
３６の両方が主張解除制御器１６に存在するときは、主
張解除制御器１６はライン２８を介してアクティブ主張
解除補助デバイス１２をイネーブル化させることとな
る。このときアクティブ主張解除補助デバイス１２は、
制御バス４２上のアクティブ低信号を主張解除するに際
し能動的に終端回路２３を補助するため、ＰＡＤセル２
２および出力ライン２４を介してＶｃｃ電源電圧を制御
バス４２に結合する。
【００２３】本発明の好ましい実施例の詳細な線図が図
２に示してある。制御バス４２を転送されるべき情報の
論理ビットは入力ライン３４を介してＣＭＯＳドライバ
回路１０の主張制御器２０に供給される。主張制御器２
０は図２に示す実施例以外の構成でも与えることができ
ることを了解されたい）。
【００２４】
【主張デバイス】一般的に言って、ドライバ回路は高か
ら低への信号遷移の時間が減少するに伴い、接地反跳問
題（ground bounce problems）を増々受けやすくなる。
すなわち遷移時間が高速になるほど接地反跳感受性（gr
ound bounce susceptibility）が高くなる。本発明の主
張デバイス１４はグレード化（等級化）されたプルダウ
ンネットワーク（graded pull-down network）１４であ
り、これは後で詳述する主張解除イネーブル信号２６の
接続を除き、先行技術に知られたものである。このグレ
ード化されたプルダウンネットワーク１４は、投入率
（slew-rate）が制御しつつ制御バス４２上のアクティ
ブ低信号レベルの主張を与えることにより接地反跳問題
に対する感受性を低減する。かかる制御はバスラインに
おける接地反跳により誘起された電圧反射の大きさを低
減するものである。
【００２５】グレード化されたプルダウンネットワーク
１４は８段構成に配置されたＮＭＯＳトランジスタ４４
の上方バンクおよびＮＭＯＳトランジスタ４６の低部バ
ンクを含む。この場合各段のドレーン端子は出力ライン
２４を介して制御バス４２に結合されると共に各段のゲ
ート端子は電圧分割器ネットワーク４８および５０を介
して制御信号３６に結合される。
【００２６】図２を参照すると解かるように、入力ライ
ン３４上の高ビットが制御信号３６を高に強制し、従っ
てプルダウンネットワーク１４を導通させる。動作上、
制御信号３６が高であるときはこの信号はトランジスタ
４４／１および４６／１を含むプルダウンネットワーク
１４の第一段を順方向にバイアスする。第一段トランジ
スタが出力ライン２４からの電流を吸い込み始めると、
バスライン４２の電圧レベルが減少し始める。ネットワ
ーク４４／２および４６／２、４４／３および４６／
３、等の残りの段は順次導通し、このためプルダウンネ
ットワーク１４のターンオンが等級化され、これにより
バスライン４２上で制御された低信号レベルの主張が行
われる。
【００２７】
【急速ターンオフデバイス】一般的に言って、プルダウ
ンネットワーク１４はその大きな電流処理容量のため、
又その投入率が制御された構成をもつため、低レベルの
制御信号３６に応答してターンオフするのが遅い。プル
ダウンネットワーク１４をターンオフすることのここ困
難性はバスライン４２を主張解除するのを送らせること
になる。その理由はプルダウンネットワーク１４がほと
んど完全にオフとなるまではアクティブ主張解除補助デ
バイス１２がバスライン４２をプルアップすることに顕
著な影響を及ぼさないからである。この遅延は解決しよ
うとしているデューティーサイクル問題における主要な
時間を消費してしまうので許容することができない。
【００２８】この問題を解決するため、急速ターンオフ
信号３８に応答してターンオフするに際し急速ターンオ
フデバイス１８がプルダウンネットワーク１４を補助す
る。急速ターンオフ信号３８は、入力ライン３４上に低
入力ビットが存在するとき主張制御器２０により発生さ
れる。急速ターンオフデバイス１８は、それぞれのドレ
ーン端子が抵抗性電圧分割器ネットワーク４８、５０に
それぞれ接続され、かつそれぞれのゲート端子が急速タ
ーンオフ信号３８にそれぞれ接続された二つのＮＭＯＳ
トランジスタ２２／１、２２／２を含む。
【００２９】動作上、入力ライン３４上の低入力信号が
主張制御器２０をしてプルダウンネットワーク１４に逆
バイアスをかけさせると共に、トランジスタ２２／１お
よび２２／２を導通させる急速ターンオフ信号３８を発
生させる。トランジスタ２２／１および２２／２はそれ
ぞれライン４０、４１を介して接地への択一的経路を与
えることによりトランジスタバンク４４および４６に逆
方向バイアスをかけるのを補助する。
【００３０】
【主張解除イネーブル信号】プルダウンネットワーク１
４をターンオフする際の遅延はＣＭＯＳドライバ回路１
０の電力消費にも有害な影響を与える。一般的に言って
電力がＣＭＯＳ回路内で消費される時間はＶｃｃ電源電
圧から接地への完全な経路が存在するときだけである。
ＣＭＯＳドライバ回路１０内で接地への完全な経路が存
在する時間はアクティブ主張解除補助デバイス１２およ
びプルダウンネットワーク１４が同時的に導通する時だ
けである。しかし主張解除イネーブル信号２６にとって
プルダウンネットワーク１４のターンオフにおいて誘起
される遅延は必然的に電力を消費する。なぜならば（ユ
ーザーがアクティブ主張解除補助特性をアクティブ化し
たと仮定すると）プルダウンネットワーク１４がターン
オフになり始めると同時にアクティブ主張解除補助デバ
イス１２が制御バス４２上の低信号レベルの主張解除を
試みるからである。従って信号遷移が起きる度にＶｃｃ
から接地への完全な経路が存在することになろう。
【００３１】この導通の重畳を最小限に留めるため、主
張解除イネーブル信号２６はプルダウンネットワーク１
４がほとんどターンオフされたことを示すアクティブ低
信号を主張解除制御器１６に与える。主張解除イネーブ
ル信号２６は第三段のプルダウンネットワーク１４に接
続される。プルダウンネットワーク１４のトランジスタ
バンク４４および４６のそれぞれのトランジスタ４４／
３、４６／３が逆バイアスされると、ライン２６上の低
信号レベルはプルダウンネットワーク１４がシャットダ
ウンを行っていること、それゆえ今やアクティブ主張解
除補助デバイス１２をアクティブ化することができるこ
とを示す。これによってプルダウンネットワーク１４が
完全にシャットオフとなる直前までアクティブ主張解除
補助デバイス１２のターンオンを遅延させることがで
き、それゆえデューティーサイクルを改善しながら同時
に電力消費を最小限に留めることとなる。
【００３２】図２に見られる場合は主張解除イネーブル
信号２６は第三段のプルダウンネットワーク１４に接続
される。主張解除イネーブル信号２６は他の段のプルダ
ウンネットワーク１４に接続することもでき、その場合
も本発明の範囲に含まれることを了解されたい。
【００３３】
【アクティブ主張解除補助デバイス】バスライン４２上
でアクティブ低信号を主張することに関連した接地反跳
問題と正に対照的なことは、データ転送速度が増大する
（マシーンサイクル時間周期がより短くなる）に伴い、
信号遷移縁が次第にデューティーサイクルの有意な部分
となる事実である。信号遷移が起きるに要する時間は非
常に重要な意味をもち、その時間は高いデータ転送速度
を達成しようとするほどその限定因子となる。
【００３４】通常、信号レベルはバスライン上の受動的
終端部により回復される。より高速度のデータ転送の要
請がある場合、受動的終端方式では主張解除する際のバ
スラインのプルアップ速度が余りにも遅い。そのためデ
ューティーサイクルを劣化させると共にノイズ耐性（no
ise immunity）を危険なレベルに低下させる。ノイズ耐
性が低下するのは、受動的レベル回復手段がダブるクロ
ッキング問題を引き起こす負電圧スパイクに対する耐性
を与えることができるだけの短時間内に十分にバスライ
ンをプルアップすることができないからである。
【００３５】上述した理由から、本発明のドライバ回路
は線２４を介してバスライン４２をプルアップするに際
して終端回路２３を補助するためのアクティブ主張解除
補助デバイス１２を与える。アクティブ主張解除補助デ
バイス１２はライン２８を介して主張解除制御器１６に
よりイネーブル化される。（主張解除制御器１６は図２
に例示する実施例とは異なる構成で与えることができる
ことを了解されたい。）主張解除制御器１６がアクティ
ブ主張解除補助デバイス１２をイネーブル化させること
ができるようにするため、ユーザーイネーブル信号３
０、制御信号３６および主張解除イネーブル信号２６は
すべてアクティブ低信号レベルになければならない。ア
クティブ主張解除補助デバイス１２はバスラインをプル
アップするに際して単に終端回路２３を補助するだけで
あり、バスライン４２のプルアップに主要な役割を果た
すわけではない。アクティブ主張解除補助デバイス１２
は電圧の貫通供給（voltage feedthrough）の起きる可
能性を除去するために選択されるＮＭＯＳトランジスタ
であり、これにより電力が降下して誤動作を起こしやす
くなっている集積回路チップ上のＰＭＯＳデバイスにワ
イヤード・オアバス構成のバス電圧が結合できる。
【００３６】図４は本発明の、ユーザー選択可能なアク
ティブ主張解除補助特性があるときのバス信号の応答を
例示する。もしも（レジスタ選択可能なユーザーイネー
ブル信号３０を介して）ユーザーがこのアクティブ主張
解除補助特性を選択すると、バスライン４２はバスライ
ン４２が終端回路２３のみにより受動的に回復された場
合よりもより高い信号レベルにまでプルアップされる。
このアクティブ主張解除補助特性は、これが選択された
場合、粗略な結線設計構成により引き起こされる負電圧
反射がバス信号を２ボルトのレシーバしきい値レベル未
満に降下させることを防止する。このアクティブ主張解
除補助特性を選択しない場合、バスラインは同一マージ
ン（程度）のノイズ耐性を得ることはできない。その結
果、バスライン上の負電圧反射はバスラインをレシーバ
しきい値レベル未満に降下させることになり、ダブルク
ロッキング問題を引き起こす。
【００３７】
【効果】以上のように本発明は、短時間のマシーンサイ
クル時間周期で動作する、高速の、単一端ワイヤード・
オアバスアーキテクチャを駆動するための改良型ＣＭＯ
Ｓドライバ回路を与えることが了解されよう。このドラ
イバ回路は粗略な結線設計構成に対処すべく構築するこ
とができ、バスラインを伝わる電圧反射の大きさを低減
し、また、良好な高レベルノイズマージンを与えること
によりダブルクロッキング問題を起こす負電圧反射を防
止する。
【図面の簡単な説明】
【図１】本発明に基づくＣＭＯＳドライバ回路のブロッ
ク線図である。
【図２】本発明のＣＭＯＳドライバ回路の好ましい実施
例の略線図である。
【図３】バスライン上の信号の主張解除とこれに応答す
るレシーバの出力を示すグラフである。
【図４】本発明の特徴とする、ユーザーが選択可能なア
クティブ主張解除補助特性を選択したとき、これに応答
するバス信号を示すグラフである。
【図５】単一端バスラインを終端するための典型的な受
動的終端回路の図例である。
【符号の説明】
１０ ＣＭＯＳドライバ回路 ２４ 出力ライン ２６ 主張解除イネーブル信号 ２８ ライン ３０ ユーザーイネーブル信号 ３４ 入力ライン ３６ 制御信号 ３８ 急速ターンオフ信号 ４０ ライン ４２ 制御バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユージーン イー．フリーマン アメリカ合衆国 80903 コロラド、コロ ラド スプリングス、イースト サン ミ ゲル 422 (72)発明者 マーク ジェイ．ジャンダー アメリカ合衆国 80920 コロラド、コロ ラド スプリングス、ブルー スカイ ド ライブ 8455 (72)発明者 ウィリアム ケイ．ペティ アメリカ合衆国 80917 コロラド、コロ ラド スプリングス、シエラ ドライブ 2765 (72)発明者 ブライアン ジー．ライズ アメリカ合衆国 80919 コロラド、コロ ラド スプリングス、ビッグ ヴァリ ド ライブ 555 (72)発明者 ケヴィン エム．リシャビイ アメリカ合衆国 80906 コロラド、コロ ラド スプリングス、ブロードムア ブラ フ ドライブ 5033

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ＣＭＯＳ集積回路デバイスにおいてバスラ
    インを第一電圧レベルから第二電圧レベルに駆動するた
    めのドライバ回路であって、該バスラインを該第二電圧
    レベルから該第一電圧レベルに回復させる終端回路に結
    合されており、 該バスラインに接続され、該バスラインを該第二電圧レ
    ベルから該第一電圧レベルに回復するに際し該終端回路
    を補助する、アクティブ主張解除補助回路を含むことを
    特徴とするドライバ回路。
  2. 【請求項２】バスラインを第一電圧レベルから第二電圧
    レベルに駆動するためのドライバ回路にして該バスライ
    ンを該第二電圧レベルから該第一電圧レベルに回復する
    終端回路に結合されている該ドライバ回路を含むＣＭＯ
    Ｓ集積回路デバイスにおいて、 該バスラインを該第二電圧レベルから該第一電圧レベル
    に回復するに際し該終端回路を補助するステップを含む
    方法。
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