JPH06204877A - アナログデイジタル変換回路 - Google Patents
アナログデイジタル変換回路Info
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- JPH06204877A JPH06204877A JP36146192A JP36146192A JPH06204877A JP H06204877 A JPH06204877 A JP H06204877A JP 36146192 A JP36146192 A JP 36146192A JP 36146192 A JP36146192 A JP 36146192A JP H06204877 A JPH06204877 A JP H06204877A
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Abstract
(57)【要約】
【目的】本発明は、アナログデイジタル変換回路におい
て、従来に比して少ない素子数によつて高分解能のアナ
ログデイジタル変換回路を実現する。 【構成】基準電圧を発生する抵抗列の一端に与えられる
バイアス電圧の値を入力アナログ信号に応じて切り換
え、比較手段に与えられる複数の基準電圧の電圧範囲を
他の電圧範囲に切り換える。これにより抵抗列が一度に
発生することができる電圧範囲に比して数倍の範囲を入
力信号の入力レンジとすることができる。このように１
つの比較手段を複数の基準電圧に対して共用できること
により、アナログデイジタル変換回路の素子数を格段的
に減少させることができる。
て、従来に比して少ない素子数によつて高分解能のアナ
ログデイジタル変換回路を実現する。 【構成】基準電圧を発生する抵抗列の一端に与えられる
バイアス電圧の値を入力アナログ信号に応じて切り換
え、比較手段に与えられる複数の基準電圧の電圧範囲を
他の電圧範囲に切り換える。これにより抵抗列が一度に
発生することができる電圧範囲に比して数倍の範囲を入
力信号の入力レンジとすることができる。このように１
つの比較手段を複数の基準電圧に対して共用できること
により、アナログデイジタル変換回路の素子数を格段的
に減少させることができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６及び図７） 発明が解決しようとする課題 課題を解決するための手段（図２） 作用（図３〜図５） 実施例（図１〜図５） （１）抵抗分割によるフルスケール拡大の原理（図１） （２）実施例の全体構成（図２） （３）実施例の動作及び効果（図３〜図５） （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はアナログデイジタル変換
回路に関し、特に並列（フラツシユ）型のアナログデイ
ジタル変換回路に適用して好適なものである。
回路に関し、特に並列（フラツシユ）型のアナログデイ
ジタル変換回路に適用して好適なものである。
【０００３】
【従来の技術】従来、オーデイオ機器や計測器等の各分
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル的に信号処理するためアナ
ログデイジタル変換回路（以下Ａ−Ｄ変換回路という）
を用いてデイジタル信号に変換している。ところでこれ
らＡ−Ｄ変換回路の場合、使用分野及び要求される精度
や速度に応じて種々の変換方式が提案されており、特に
高速動作が要求される分野では並列型のＡ−Ｄ変換回路
が用いられている。
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル的に信号処理するためアナ
ログデイジタル変換回路（以下Ａ−Ｄ変換回路という）
を用いてデイジタル信号に変換している。ところでこれ
らＡ−Ｄ変換回路の場合、使用分野及び要求される精度
や速度に応じて種々の変換方式が提案されており、特に
高速動作が要求される分野では並列型のＡ−Ｄ変換回路
が用いられている。
【０００４】ここで並列型のＡ−Ｄ変換回路は入力信号
ＶINをコンパレータに対して並列に入力し、その比較出
力の論理値が反転する電位の境界を求めて２値データに
変換するものであり、例えば８ビツト分解能を有する並
列型Ａ−Ｄ変換回路１は図６に示すように構成されてい
る。
ＶINをコンパレータに対して並列に入力し、その比較出
力の論理値が反転する電位の境界を求めて２値データに
変換するものであり、例えば８ビツト分解能を有する並
列型Ａ−Ｄ変換回路１は図６に示すように構成されてい
る。
【０００５】すなわち並列型Ａ−Ｄ変換回路１は２５６
個の基準抵抗Ｒ1 〜Ｒ256 を直列接続し、その両端に基
準電圧ＶＲＴ及びＶＲＢを供給することにより各基準抵
抗Ｒ1 〜Ｒ256 に２５６個の参照電圧を発生させる。そ
してこれら各参照電圧が与えられるコンパレータＣＯＭ
Ｐ（Ｃ1 〜Ｃ256 ）にアナログ入力信号ＶINを入力し、
各参照電圧との大小関係を比較するようになされている
（図７）。
個の基準抵抗Ｒ1 〜Ｒ256 を直列接続し、その両端に基
準電圧ＶＲＴ及びＶＲＢを供給することにより各基準抵
抗Ｒ1 〜Ｒ256 に２５６個の参照電圧を発生させる。そ
してこれら各参照電圧が与えられるコンパレータＣＯＭ
Ｐ（Ｃ1 〜Ｃ256 ）にアナログ入力信号ＶINを入力し、
各参照電圧との大小関係を比較するようになされている
（図７）。
【０００６】その後Ａ−Ｄ変換回路１は、コンパレータ
回路Ｃ1 〜Ｃ256 の比較出力をアンド回路ＡＮＤ1 〜Ａ
ＮＤ256 によつて構成される微分回路２を介してエンコ
ーダ３に供給し、入力信号ＶINを８ビツトのデイジタル
データに変換するようになされている。
回路Ｃ1 〜Ｃ256 の比較出力をアンド回路ＡＮＤ1 〜Ａ
ＮＤ256 によつて構成される微分回路２を介してエンコ
ーダ３に供給し、入力信号ＶINを８ビツトのデイジタル
データに変換するようになされている。
【０００７】
【発明が解決しようとする課題】ところが並列型のＡ−
Ｄ変換回路は高速動作を目的としたＡ−Ｄ変換回路であ
るためコンパレータの数が極めて多くなり、例えば８ビ
ツト分解能のＡ−Ｄ変換回路を並列型の変換方式によつ
て構成しようとすると約１万個もの回路素子が必要であ
つた。このためチツプ面積が大きくならざるを得なかつ
た。
Ｄ変換回路は高速動作を目的としたＡ−Ｄ変換回路であ
るためコンパレータの数が極めて多くなり、例えば８ビ
ツト分解能のＡ−Ｄ変換回路を並列型の変換方式によつ
て構成しようとすると約１万個もの回路素子が必要であ
つた。このためチツプ面積が大きくならざるを得なかつ
た。
【０００８】このため８ビツト分解能以上のＡ−Ｄ変換
回路は、並列型よりも他の変換方式（例えば直並列型の
Ａ−Ｄ変換回路）によるＡ−Ｄ変換回路が並列型よりも
多く採用されている。しかし処理速度の向上を考えると
チツプ面積の小さい並列型のＡ−Ｄ変換回路の実現が望
まれる。
回路は、並列型よりも他の変換方式（例えば直並列型の
Ａ−Ｄ変換回路）によるＡ−Ｄ変換回路が並列型よりも
多く採用されている。しかし処理速度の向上を考えると
チツプ面積の小さい並列型のＡ−Ｄ変換回路の実現が望
まれる。
【０００９】本発明は以上の点を考慮してなされたもの
で、チツプ面積を大きくすることなく従来に比して分解
能が一段と高いアナログデイジタル変換回路を提案しよ
うとするものである。
で、チツプ面積を大きくすることなく従来に比して分解
能が一段と高いアナログデイジタル変換回路を提案しよ
うとするものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、入力アナログ信号ＶINを複数の比
較手段Ｃ1 〜Ｃ127 に対して並列に入力し、比較手段に
対してそれぞれ与えられる複数の基準電圧ＶR1〜ＶR256
との比較結果に基づいて入力アナログ信号ＶINをデイジ
タル信号に変換するアナログデイジタル変換回路におい
て、複数の抵抗手段Ｒ1 〜Ｒ126 の直列接続でなり、複
数の基準電圧ＶR1〜ＶR127（又はＶR129〜ＶR255）を発
生して比較手段にそれぞれ出力する抵抗列Ｒと、抵抗列
Ｒの一端に接続され、バイアス電圧を切り換え制御する
ことにより当該抵抗列Ｒに発生される複数の基準電圧Ｖ
R1〜ＶR127（又はＶR129〜ＶR255）の電圧範囲を切り換
えるレベルシフト手段Ｒα、ＳW1、ＳW2と、しきい値電
圧ＶTHと入力アナログ信号ＶINを比較し、当該しきい値
電圧ＶTHとの比較結果Ｓ１に基づいてレベルシフト手段
Ｒα、ＳW1、ＳW2のバイアス電圧を設定する制御手段１
１と、制御手段１１によつて設定されたバイアス電圧に
基づいて複数の比較手段Ｃ1 〜Ｃ127 の比較結果を補正
し、入力アナログ信号ＶINに対応するデイジタル信号を
出力する補正手段１２、１３とを設け、レベルシフト手
段Ｒα、ＳW1、ＳW2は、抵抗列Ｒの抵抗値（Ｒ1 ＋Ｒ2
＋……＋Ｒ126)に対して所定の比率に設定された抵抗値
を有し、かつ抵抗列Ｒに対して直列接続された抵抗手段
Ｒαでなり、当該抵抗手段Ｒαに流れる電流値Ｉ1 又は
Ｉ1 ＋Ｉ3 を切り換えることによりバイアス電圧を制御
する。
め本発明においては、入力アナログ信号ＶINを複数の比
較手段Ｃ1 〜Ｃ127 に対して並列に入力し、比較手段に
対してそれぞれ与えられる複数の基準電圧ＶR1〜ＶR256
との比較結果に基づいて入力アナログ信号ＶINをデイジ
タル信号に変換するアナログデイジタル変換回路におい
て、複数の抵抗手段Ｒ1 〜Ｒ126 の直列接続でなり、複
数の基準電圧ＶR1〜ＶR127（又はＶR129〜ＶR255）を発
生して比較手段にそれぞれ出力する抵抗列Ｒと、抵抗列
Ｒの一端に接続され、バイアス電圧を切り換え制御する
ことにより当該抵抗列Ｒに発生される複数の基準電圧Ｖ
R1〜ＶR127（又はＶR129〜ＶR255）の電圧範囲を切り換
えるレベルシフト手段Ｒα、ＳW1、ＳW2と、しきい値電
圧ＶTHと入力アナログ信号ＶINを比較し、当該しきい値
電圧ＶTHとの比較結果Ｓ１に基づいてレベルシフト手段
Ｒα、ＳW1、ＳW2のバイアス電圧を設定する制御手段１
１と、制御手段１１によつて設定されたバイアス電圧に
基づいて複数の比較手段Ｃ1 〜Ｃ127 の比較結果を補正
し、入力アナログ信号ＶINに対応するデイジタル信号を
出力する補正手段１２、１３とを設け、レベルシフト手
段Ｒα、ＳW1、ＳW2は、抵抗列Ｒの抵抗値（Ｒ1 ＋Ｒ2
＋……＋Ｒ126)に対して所定の比率に設定された抵抗値
を有し、かつ抵抗列Ｒに対して直列接続された抵抗手段
Ｒαでなり、当該抵抗手段Ｒαに流れる電流値Ｉ1 又は
Ｉ1 ＋Ｉ3 を切り換えることによりバイアス電圧を制御
する。
【００１１】また本発明においては、入力アナログ信号
ＶINを複数の比較手段Ｃ1 〜Ｃ127に対して並列に入力
し、比較手段に対してそれぞれ与えられる複数の基準電
圧ＶR1〜Ｖ256 との比較結果に基づいて入力アナログ信
号ＶINをデイジタル信号に変換するアナログデイジタル
変換回路において、複数の抵抗手段Ｒ1 〜Ｒ126 の直列
接続でなり、複数の基準電圧ＶR1〜ＶR127（又はＶR129
〜ＶR255）を発生して比較手段にそれぞれ出力する第１
の抵抗列Ｒと、複数の抵抗手段ｒ1 〜ｒ126 の直列接続
でなり、当該複数の抵抗手段の一端ｒ1 に入力される入
力アナログ信号ＶINを第１の抵抗列Ｒが発生する複数の
基準電圧の電圧勾配に対して異なる電圧勾配によつて順
次減衰し、複数の減衰アナログ信号ＶI1〜ＶI127として
複数の比較手段Ｃ1 〜Ｃ127 に出力する第２の抵抗列ｒ
と、第１の抵抗列Ｒの一端Ｒ126に接続され、バイアス
電圧を切り換え制御することにより当該第１の抵抗列Ｒ
に発生される複数の基準電圧の電圧範囲ＶR1〜ＶR127
（又はＶR129〜ＶR255）を切り換える第１のレベルシフ
ト手段Ｒα、ＳW1、ＳW2と、第２の抵抗列ｒの一端ｒ1
に接続され、バイアス電圧を切り換え制御することによ
り当該第２の抵抗列ｒに発生される複数の減衰アナログ
信号ＶI1〜ＶI127の電圧範囲を切り換える第２のレベル
シフト手段ＲL 、ＳW3、ＳW4と、しきい値電圧ＶTHと入
力アナログ信号ＶINを比較し、当該しきい値電圧ＶTHと
の比較結果に基づいて第１及び第２のレベルシフト手段
Ｒα、ＳW1、ＳW2及びＲL 、ＳW3、ＳW4のバイアス電圧
の値をそれぞれ設定する制御手段１１と、制御手段１１
によつて設定されたバイアス電圧の値に基づいて比較手
段Ｃ１〜Ｃ126 の比較結果を補正し、入力アナログ信号
ＶINに対応するデイジタル信号を出力する補正手段１
２、１３とを設け、第１のレベルシフト手段Ｒα、ＳW
1、ＳW2は、第１の抵抗列Ｒの抵抗値（Ｒ1 ＋Ｒ2 ＋…
…＋Ｒ126)に対して所定の比率に設定された抵抗値を有
し、かつ第１の抵抗列Ｒに対して直列接続された抵抗手
段Ｒαでなり、当該抵抗手段に流れる電流値Ｉ1又はＩ1
＋Ｉ3 を切り換えることによりバイアス電圧を制御す
る。
ＶINを複数の比較手段Ｃ1 〜Ｃ127に対して並列に入力
し、比較手段に対してそれぞれ与えられる複数の基準電
圧ＶR1〜Ｖ256 との比較結果に基づいて入力アナログ信
号ＶINをデイジタル信号に変換するアナログデイジタル
変換回路において、複数の抵抗手段Ｒ1 〜Ｒ126 の直列
接続でなり、複数の基準電圧ＶR1〜ＶR127（又はＶR129
〜ＶR255）を発生して比較手段にそれぞれ出力する第１
の抵抗列Ｒと、複数の抵抗手段ｒ1 〜ｒ126 の直列接続
でなり、当該複数の抵抗手段の一端ｒ1 に入力される入
力アナログ信号ＶINを第１の抵抗列Ｒが発生する複数の
基準電圧の電圧勾配に対して異なる電圧勾配によつて順
次減衰し、複数の減衰アナログ信号ＶI1〜ＶI127として
複数の比較手段Ｃ1 〜Ｃ127 に出力する第２の抵抗列ｒ
と、第１の抵抗列Ｒの一端Ｒ126に接続され、バイアス
電圧を切り換え制御することにより当該第１の抵抗列Ｒ
に発生される複数の基準電圧の電圧範囲ＶR1〜ＶR127
（又はＶR129〜ＶR255）を切り換える第１のレベルシフ
ト手段Ｒα、ＳW1、ＳW2と、第２の抵抗列ｒの一端ｒ1
に接続され、バイアス電圧を切り換え制御することによ
り当該第２の抵抗列ｒに発生される複数の減衰アナログ
信号ＶI1〜ＶI127の電圧範囲を切り換える第２のレベル
シフト手段ＲL 、ＳW3、ＳW4と、しきい値電圧ＶTHと入
力アナログ信号ＶINを比較し、当該しきい値電圧ＶTHと
の比較結果に基づいて第１及び第２のレベルシフト手段
Ｒα、ＳW1、ＳW2及びＲL 、ＳW3、ＳW4のバイアス電圧
の値をそれぞれ設定する制御手段１１と、制御手段１１
によつて設定されたバイアス電圧の値に基づいて比較手
段Ｃ１〜Ｃ126 の比較結果を補正し、入力アナログ信号
ＶINに対応するデイジタル信号を出力する補正手段１
２、１３とを設け、第１のレベルシフト手段Ｒα、ＳW
1、ＳW2は、第１の抵抗列Ｒの抵抗値（Ｒ1 ＋Ｒ2 ＋…
…＋Ｒ126)に対して所定の比率に設定された抵抗値を有
し、かつ第１の抵抗列Ｒに対して直列接続された抵抗手
段Ｒαでなり、当該抵抗手段に流れる電流値Ｉ1又はＩ1
＋Ｉ3 を切り換えることによりバイアス電圧を制御す
る。
【００１２】
【作用】基準電圧を発生する第１の抵抗列Ｒの一端Ｒ12
6 に与えられるバイアス電圧の値を入力アナログ信号Ｖ
INに応じて切り換え、比較手段Ｃ1 〜Ｃ127 に与えられ
る複数の基準電圧の電圧範囲ＶR1〜ＶR127を他の電圧範
囲ＶR129〜ＶR255に変更する。これにより比較手段Ｃ1
〜Ｃ127 を複数の電圧範囲に対して共用でき、素子数を
従来に比して格段的に削減でき、アナログデイジタル変
換回路の回路面積を従来に比して一段と小型にできる。
6 に与えられるバイアス電圧の値を入力アナログ信号Ｖ
INに応じて切り換え、比較手段Ｃ1 〜Ｃ127 に与えられ
る複数の基準電圧の電圧範囲ＶR1〜ＶR127を他の電圧範
囲ＶR129〜ＶR255に変更する。これにより比較手段Ｃ1
〜Ｃ127 を複数の電圧範囲に対して共用でき、素子数を
従来に比して格段的に削減でき、アナログデイジタル変
換回路の回路面積を従来に比して一段と小型にできる。
【００１３】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１４】（１）抵抗分割によるフルスケール拡大の
原理 参照電位ＶREF の電圧勾配に対して異なる電圧勾配によ
つて入力アナログ信号ＶINを減衰し、減衰された減衰ア
ナログ信号と参照電位ＶREF を比較することにより入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで拡大する。
原理 参照電位ＶREF の電圧勾配に対して異なる電圧勾配によ
つて入力アナログ信号ＶINを減衰し、減衰された減衰ア
ナログ信号と参照電位ＶREF を比較することにより入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで拡大する。
【００１５】ここでは入力アナログ信号ＶINの電圧勾配
を参照電位の電圧勾配に対して２分の１に設定し、入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで２倍に拡大する場合について８ビツト分
解能を有するＡ−Ｄ変換回路を例にとつて説明する。
を参照電位の電圧勾配に対して２分の１に設定し、入力
アナログ信号ＶINのフルスケールを参照電位ＶREF のフ
ルスケールまで２倍に拡大する場合について８ビツト分
解能を有するＡ−Ｄ変換回路を例にとつて説明する。
【００１６】図１において横軸はコンパレータの段数を
示し、縦軸に各コンパレータに入力される参照電位ＶRE
F 及び減衰アナログ信号ＶINi の電位を示している。こ
こで２５５個のコンパレータ群の両端に位置するコンパ
レータＣ１及びＣ２５５には基準電位の最大電位ＶREFT
及び最小電位ＶREFBがそれぞれ与えられており、中間に
位置するコンパレータＣ２〜Ｃ２５４には最大電位ＶRE
FT及び最小電位ＶREFBを結ぶ実線上に一定電圧ごと並ぶ
２５３個の参照電位ＶREFiが与えられている。
示し、縦軸に各コンパレータに入力される参照電位ＶRE
F 及び減衰アナログ信号ＶINi の電位を示している。こ
こで２５５個のコンパレータ群の両端に位置するコンパ
レータＣ１及びＣ２５５には基準電位の最大電位ＶREFT
及び最小電位ＶREFBがそれぞれ与えられており、中間に
位置するコンパレータＣ２〜Ｃ２５４には最大電位ＶRE
FT及び最小電位ＶREFBを結ぶ実線上に一定電圧ごと並ぶ
２５３個の参照電位ＶREFiが与えられている。
【００１７】一方、入力アナログ信号ＶINは直列接続さ
れた２５６個の分圧抵抗のそれぞれによつて参照電位の
電圧勾配（図１において実線で示す）に対して半分の電
圧勾配（図１において点線で示す）で減少されて各コン
パレータＣ１〜Ｃ２５５に与えられる。このため１番目
のコンパレータＣ１と２５５番目のコンパレータＣ２５
５には参照電位のフルスケール（すなわちＶREFT−ＶRE
FB）に対して２分の１の電位差が生じることになる。
れた２５６個の分圧抵抗のそれぞれによつて参照電位の
電圧勾配（図１において実線で示す）に対して半分の電
圧勾配（図１において点線で示す）で減少されて各コン
パレータＣ１〜Ｃ２５５に与えられる。このため１番目
のコンパレータＣ１と２５５番目のコンパレータＣ２５
５には参照電位のフルスケール（すなわちＶREFT−ＶRE
FB）に対して２分の１の電位差が生じることになる。
【００１８】従つて入力アナログ信号ＶINを参照電位の
最大値ＶREFTからフルスケールの中央値まで変化させれ
ば、すなわち参照電位のフルスケールの上半分を入力ア
ナログ信号のフルスケールとすれば、入力アナログ信号
ＶINに対して定まる一連の減衰アナログ信号と参照電位
ＶREFiとの電位の大小関係が反転するコンパレータの位
置は１番目のコンパレータＣ１から２５５番目のコンパ
レータＣ２５５まで移動する。
最大値ＶREFTからフルスケールの中央値まで変化させれ
ば、すなわち参照電位のフルスケールの上半分を入力ア
ナログ信号のフルスケールとすれば、入力アナログ信号
ＶINに対して定まる一連の減衰アナログ信号と参照電位
ＶREFiとの電位の大小関係が反転するコンパレータの位
置は１番目のコンパレータＣ１から２５５番目のコンパ
レータＣ２５５まで移動する。
【００１９】これにより減衰アナログ信号の電位と参照
電位の大小関係が逆転するコンパレータＣi の位置を求
めれば入力アナログ信号ＶINをデイジタルデータに変換
することができる。このとき入力アナログ信号ＶINのフ
ルスケールは参照電位ＶREF のフルスケールに対して２
分の１で良いため、入力アナログ信号ＶINの駆動段にか
かる負荷は小さくなり、ＳＮ比を向上できる。
電位の大小関係が逆転するコンパレータＣi の位置を求
めれば入力アナログ信号ＶINをデイジタルデータに変換
することができる。このとき入力アナログ信号ＶINのフ
ルスケールは参照電位ＶREF のフルスケールに対して２
分の１で良いため、入力アナログ信号ＶINの駆動段にか
かる負荷は小さくなり、ＳＮ比を向上できる。
【００２０】（２）実施例の全体構成 図２において、１０は全体として８ビツトの分解能を有
する並列型のＡ−Ｄ変換回路を示し、７ビツト分解能の
Ａ−Ｄ変換回路を基本構成として８ビツトの分解能を実
現するようになされている。この実施例の場合、Ａ−Ｄ
変換回路１０は比較参照電圧の範囲を上位側の電圧範囲
ＡＲ１と下位側の電圧範囲ＡＲ２の２つに分け、この２
つの電圧範囲ＡＲ１及びＡＲ２における比較動作を入力
信号ＶINの電圧レベルに応じて切り換えることにより８
ビツトの分解能を実現するようになされている（図
３）。
する並列型のＡ−Ｄ変換回路を示し、７ビツト分解能の
Ａ−Ｄ変換回路を基本構成として８ビツトの分解能を実
現するようになされている。この実施例の場合、Ａ−Ｄ
変換回路１０は比較参照電圧の範囲を上位側の電圧範囲
ＡＲ１と下位側の電圧範囲ＡＲ２の２つに分け、この２
つの電圧範囲ＡＲ１及びＡＲ２における比較動作を入力
信号ＶINの電圧レベルに応じて切り換えることにより８
ビツトの分解能を実現するようになされている（図
３）。
【００２１】ここでは基準抵抗列Ｒが発生する基準電圧
ＶＲのレンジをバイアス電圧の切り換えにより、また分
圧抵抗列ｒが発生する減衰信号ＶＩのレンジをバイアス
電圧の切り換えによつてそれぞれレベルシフトしてい
る。このため基準抵抗列Ｒ及び分圧抵抗列ｒはそれぞれ
次の接続により構成されている。
ＶＲのレンジをバイアス電圧の切り換えにより、また分
圧抵抗列ｒが発生する減衰信号ＶＩのレンジをバイアス
電圧の切り換えによつてそれぞれレベルシフトしてい
る。このため基準抵抗列Ｒ及び分圧抵抗列ｒはそれぞれ
次の接続により構成されている。
【００２２】すなわち基準抵抗列Ｒ及び分圧抵抗列ｒ
は、それぞれ１２６個の基準抵抗Ｒｉ（ｉ＝１、２、３
……１２６）及び分圧抵抗ｒｉ（ｉ＝１、２、３……１
２６）が直列接続されて構成されている。ここで分圧抵
抗ｒｉの抵抗値は基準抵抗Ｒｉの抵抗値の２分の１に設
定されており、また各抵抗列に接続される電流源Ｉ１及
びＩ２に流れる電流は同じ値に設定されている。
は、それぞれ１２６個の基準抵抗Ｒｉ（ｉ＝１、２、３
……１２６）及び分圧抵抗ｒｉ（ｉ＝１、２、３……１
２６）が直列接続されて構成されている。ここで分圧抵
抗ｒｉの抵抗値は基準抵抗Ｒｉの抵抗値の２分の１に設
定されており、また各抵抗列に接続される電流源Ｉ１及
びＩ２に流れる電流は同じ値に設定されている。
【００２３】これにより分圧抵抗列ｒが発生する１２７
個の減衰信号ＶＩ（ＶＩ1 〜ＶＩ126 ）の電圧勾配は基
準抵抗列Ｒが発生する１２７個の参照電圧ＶＲ（ＶＲ1
〜ＶＲ126 ）の電圧勾配に対して２分の１になるように
設定されている。一方、基準抵抗列Ｒと電流源Ｉ１との
接続中点には基準抵抗列Ｒの全抵抗値（すなわち（Ｒ１
＋Ｒ２＋……＋Ｒ１２６）と同じ値を有するバイアス電
圧切り換え用の抵抗Ｒαが接続されている。またバイア
ス電圧切り換え用抵抗Ｒαの両端にはバイアス電圧発生
用の電流源Ｉ３及びＩ４がスイツチ回路ＳＷ１及びＳＷ
２を介してそれぞれ接続されている。
個の減衰信号ＶＩ（ＶＩ1 〜ＶＩ126 ）の電圧勾配は基
準抵抗列Ｒが発生する１２７個の参照電圧ＶＲ（ＶＲ1
〜ＶＲ126 ）の電圧勾配に対して２分の１になるように
設定されている。一方、基準抵抗列Ｒと電流源Ｉ１との
接続中点には基準抵抗列Ｒの全抵抗値（すなわち（Ｒ１
＋Ｒ２＋……＋Ｒ１２６）と同じ値を有するバイアス電
圧切り換え用の抵抗Ｒαが接続されている。またバイア
ス電圧切り換え用抵抗Ｒαの両端にはバイアス電圧発生
用の電流源Ｉ３及びＩ４がスイツチ回路ＳＷ１及びＳＷ
２を介してそれぞれ接続されている。
【００２４】このスイツチ回路ＳＷ１及びＳＷ２は同時
に開閉動作し、基準抵抗列Ｒに発生される電圧レベルの
範囲をフルレンジの中間電位に比して上位側か下位側か
に切り換えるようになされている。例えば基準抵抗列Ｒ
に発生される比較参照電圧ＶREF1〜ＶREF127の電圧範囲
を上位側の電圧範囲ＡＲ１にシフトさせる場合には電流
源Ｉ1 に流れ込むバイアス電流ｉ1 に加えて電流源Ｉ３
よりバイアス電流ｉ３を供給することにより、バイアス
電圧発生用の抵抗Ｒαにフルレンジの２分の１に相当す
る電圧を発生させるようになされている。因にバイアス
電流ｉ3 はスイツチ回路ＳＷ２を介して電流源Ｉ４に引
き抜かれる。
に開閉動作し、基準抵抗列Ｒに発生される電圧レベルの
範囲をフルレンジの中間電位に比して上位側か下位側か
に切り換えるようになされている。例えば基準抵抗列Ｒ
に発生される比較参照電圧ＶREF1〜ＶREF127の電圧範囲
を上位側の電圧範囲ＡＲ１にシフトさせる場合には電流
源Ｉ1 に流れ込むバイアス電流ｉ1 に加えて電流源Ｉ３
よりバイアス電流ｉ３を供給することにより、バイアス
電圧発生用の抵抗Ｒαにフルレンジの２分の１に相当す
る電圧を発生させるようになされている。因にバイアス
電流ｉ3 はスイツチ回路ＳＷ２を介して電流源Ｉ４に引
き抜かれる。
【００２５】他方、分圧抵抗列ｒと入力信号ＶINの入力
端Ｐ０との接続中点には、分圧抵抗列ｒと入力端Ｐ０と
を直接接続するスイツチＳＷ３が接続されると共に、分
圧抵抗列ｒと入力端Ｐ０とをレベルシフト用の抵抗ＲL
を介して接続するスイツチＳＷ４がスイツチＳＷ３に対
して並列に接続されている。
端Ｐ０との接続中点には、分圧抵抗列ｒと入力端Ｐ０と
を直接接続するスイツチＳＷ３が接続されると共に、分
圧抵抗列ｒと入力端Ｐ０とをレベルシフト用の抵抗ＲL
を介して接続するスイツチＳＷ４がスイツチＳＷ３に対
して並列に接続されている。
【００２６】ここで抵抗ＲL の抵抗値は直列接続された
１２６個の基準抵抗Ｒ1 〜Ｒ126 の合成抵抗値に設定さ
れており、相補的に開閉動作するスイツチＳＷ３とスイ
ツチＳＷ４によつて分圧抵抗列ｒに入力される入力信号
ＶINの電圧レベルの範囲を入力レンジの２分の１分シフ
トするようになされている。
１２６個の基準抵抗Ｒ1 〜Ｒ126 の合成抵抗値に設定さ
れており、相補的に開閉動作するスイツチＳＷ３とスイ
ツチＳＷ４によつて分圧抵抗列ｒに入力される入力信号
ＶINの電圧レベルの範囲を入力レンジの２分の１分シフ
トするようになされている。
【００２７】これら４つのスイツチ回路ＳＷ１〜ＳＷ４
のスイツチの切り換えはコンパレータ１１によつてなさ
れる。レンジ切換用コンパレータ１１は、入力信号ＶIN
の電位としきい値電圧ＶTH（すなわち入力レンジの中間
電位であり、基準電位ＶREFBに対してフルレンジの４分
の３の電位）とを比較し、しきい値電圧ＶTH（＝ＶREFT
−Ｉ0 ・ＲＡ）より高い場合にはスイツチ回路ＳＷ１、
ＳＷ２及びＳＷ３のスイツチを閉じ、しきい値電圧ＶTH
より低い場合にはスイツチ回路ＳＷ４のスイツチを閉じ
るようになされている。
のスイツチの切り換えはコンパレータ１１によつてなさ
れる。レンジ切換用コンパレータ１１は、入力信号ＶIN
の電位としきい値電圧ＶTH（すなわち入力レンジの中間
電位であり、基準電位ＶREFBに対してフルレンジの４分
の３の電位）とを比較し、しきい値電圧ＶTH（＝ＶREFT
−Ｉ0 ・ＲＡ）より高い場合にはスイツチ回路ＳＷ１、
ＳＷ２及びＳＷ３のスイツチを閉じ、しきい値電圧ＶTH
より低い場合にはスイツチ回路ＳＷ４のスイツチを閉じ
るようになされている。
【００２８】ここでしきい値電圧ＶTHは、一端に基準電
位ＶREFTが与えられる分圧抵抗ＲＵ及びＲＤの接続中点
電位であり、分圧抵抗ＲＤの他端に接続される電流源Ｉ
０によつて発生される。因に分圧抵抗ＲＵの一端は、高
インピーダンスの２つの抵抗Ｒ01及びＲ02の接続中点に
接続されている。
位ＶREFTが与えられる分圧抵抗ＲＵ及びＲＤの接続中点
電位であり、分圧抵抗ＲＤの他端に接続される電流源Ｉ
０によつて発生される。因に分圧抵抗ＲＵの一端は、高
インピーダンスの２つの抵抗Ｒ01及びＲ02の接続中点に
接続されている。
【００２９】Ａ−Ｄ変換回路１０は、この電圧レベルの
切り換えによつて発生された１２７組の比較参照電圧Ｖ
R1〜ＶR127（又はＶR129〜ＶR255）と分圧抵抗列ｒによ
つて発生された１２７組の減衰信号Ｖ1 〜Ｖ127 をコン
パレータＣ1 〜Ｃ127 においてそれぞれ比較し、この比
較出力をエンコーダ１２によつて７ビツトのデイジタル
データに変換する。
切り換えによつて発生された１２７組の比較参照電圧Ｖ
R1〜ＶR127（又はＶR129〜ＶR255）と分圧抵抗列ｒによ
つて発生された１２７組の減衰信号Ｖ1 〜Ｖ127 をコン
パレータＣ1 〜Ｃ127 においてそれぞれ比較し、この比
較出力をエンコーダ１２によつて７ビツトのデイジタル
データに変換する。
【００３０】続いてＡ−Ｄ変換回路１０は、このように
発生された７ビツトのデイジタルデータをデイジタルデ
ータ合成回路１３に入力し、基準抵抗列Ｒに発生されて
いる電圧レベルの範囲に応じて最上位ビツトの論理値を
論理「１」又は論理「０」に切り換え、８ビツトのデイ
ジタルデータとして出力するようになされている。
発生された７ビツトのデイジタルデータをデイジタルデ
ータ合成回路１３に入力し、基準抵抗列Ｒに発生されて
いる電圧レベルの範囲に応じて最上位ビツトの論理値を
論理「１」又は論理「０」に切り換え、８ビツトのデイ
ジタルデータとして出力するようになされている。
【００３１】（３）実施例の動作及び効果 以上の構成において、Ａ−Ｄ変換回路１０に与えられる
基準電位ＶREFT及びＶREFBの電位がそれぞれ０〔Ｖ〕及
び−２〔Ｖ〕であるとし、入力信号ＶINが０〔Ｖ〕から
−１〔Ｖ〕の範囲を変動するものとしてその変換動作を
説明する。
基準電位ＶREFT及びＶREFBの電位がそれぞれ０〔Ｖ〕及
び−２〔Ｖ〕であるとし、入力信号ＶINが０〔Ｖ〕から
−１〔Ｖ〕の範囲を変動するものとしてその変換動作を
説明する。
【００３２】まず入力信号ＶINが０〔Ｖ〕から− 0.5
〔Ｖ〕の範囲を変動するアナログ信号である場合、Ａ−
Ｄ変換回路１０はレンジ切換用コンパレータ１１によつ
て入力信号ＶINがしきい値電圧ＶTHより大きいことを検
出する。このときレンジ切換用コンパレータ１１は、切
換信号Ｓ１によつてスイツチ回路ＳＷ１、ＳＷ２及びＳ
Ｗ３のスイツチを閉じ、スイツチ回路ＳＷ４のスイツチ
を開いた状態に制御する。
〔Ｖ〕の範囲を変動するアナログ信号である場合、Ａ−
Ｄ変換回路１０はレンジ切換用コンパレータ１１によつ
て入力信号ＶINがしきい値電圧ＶTHより大きいことを検
出する。このときレンジ切換用コンパレータ１１は、切
換信号Ｓ１によつてスイツチ回路ＳＷ１、ＳＷ２及びＳ
Ｗ３のスイツチを閉じ、スイツチ回路ＳＷ４のスイツチ
を開いた状態に制御する。
【００３３】これによりバイアス電圧発生用抵抗Ｒαに
は電流源Ｉ１が引き込む電流ｉ１に加えて電流源Ｉ３よ
り電流ｉ３が流れ、電流ｉ１に対して２倍の電流が流れ
ることになる。このため基準抵抗列Ｒに対して２分の１
の抵抗値を有するバイアス電圧用抵抗Ｒαには基準電圧
のフルスケール（ＶREFT−ＶREFB）に対して２分の１の
電圧が発生され、基準抵抗列Ｒのうちの一端である基準
抵抗Ｒ126 の電位はこの電位に設定される。
は電流源Ｉ１が引き込む電流ｉ１に加えて電流源Ｉ３よ
り電流ｉ３が流れ、電流ｉ１に対して２倍の電流が流れ
ることになる。このため基準抵抗列Ｒに対して２分の１
の抵抗値を有するバイアス電圧用抵抗Ｒαには基準電圧
のフルスケール（ＶREFT−ＶREFB）に対して２分の１の
電圧が発生され、基準抵抗列Ｒのうちの一端である基準
抵抗Ｒ126 の電位はこの電位に設定される。
【００３４】これにより基準抵抗列Ｒにはフルスケール
の２分の１を基準に上位側の参照電圧、すなわち基準抵
抗列Ｒに０〔Ｖ〕から−２〔Ｖ〕の範囲の参照電圧Ｖ1
〜Ｖ127 が発生されることになる。一方、一対のスイツ
チ回路ＳＷ３及びＳＷ４のうちスイツチ回路ＳＷ３のみ
を閉じることにより入力信号ＶINを直接分圧抵抗列ｒに
供給する。これにより分圧抵抗列ｒには図４において斜
線で示す範囲を変動する１２７組の減衰信号ＶＩが発生
されることになる。
の２分の１を基準に上位側の参照電圧、すなわち基準抵
抗列Ｒに０〔Ｖ〕から−２〔Ｖ〕の範囲の参照電圧Ｖ1
〜Ｖ127 が発生されることになる。一方、一対のスイツ
チ回路ＳＷ３及びＳＷ４のうちスイツチ回路ＳＷ３のみ
を閉じることにより入力信号ＶINを直接分圧抵抗列ｒに
供給する。これにより分圧抵抗列ｒには図４において斜
線で示す範囲を変動する１２７組の減衰信号ＶＩが発生
されることになる。
【００３５】Ａ−Ｄ変換回路１０は、この１２７組の減
衰信号ＶＩと参照電圧Ｖ1 〜Ｖ127とを１２７個のコン
パレータＣ1 〜Ｃ127 取り込んで比較すると、比較結果
に応じた７ビツトのデイジタルデータをエンコーダ１２
よりデイジタルデータ合成回路１２に供給し、さらにデ
イジタルデータ合成回路１２において最上位ビツトを
「１」としてエンコーダ１２の出力と合成し、合成結果
を８ビツトのデイジタルデータとして出力する。
衰信号ＶＩと参照電圧Ｖ1 〜Ｖ127とを１２７個のコン
パレータＣ1 〜Ｃ127 取り込んで比較すると、比較結果
に応じた７ビツトのデイジタルデータをエンコーダ１２
よりデイジタルデータ合成回路１２に供給し、さらにデ
イジタルデータ合成回路１２において最上位ビツトを
「１」としてエンコーダ１２の出力と合成し、合成結果
を８ビツトのデイジタルデータとして出力する。
【００３６】これに対して入力信号ＶINが− 0.5〔Ｖ〕
から− １〔Ｖ〕の範囲を変動するアナログ信号である
場合、Ａ−Ｄ変換回路１０はレンジ切換用コンパレータ
１１によつて入力信号ＶINがしきい値電圧ＶTHより小さ
いことを検出する。このときレンジ切換用コンパレータ
１１は、切換信号Ｓ１によつてスイツチ回路ＳＷ１及び
ＳＷ２のスイツチを開いてバイアス電圧発生用の抵抗Ｒ
αに流れていたバイアス電圧発生用の電流の供給を停止
する。これにより基準抵抗列Ｒに発生される電圧レベル
はフルレンジの２分の１分低下し、−１〔Ｖ〕から−２
〔Ｖ〕の範囲の参照電圧Ｖ129 〜Ｖ255 が基準抵抗列Ｒ
に発生される。
から− １〔Ｖ〕の範囲を変動するアナログ信号である
場合、Ａ−Ｄ変換回路１０はレンジ切換用コンパレータ
１１によつて入力信号ＶINがしきい値電圧ＶTHより小さ
いことを検出する。このときレンジ切換用コンパレータ
１１は、切換信号Ｓ１によつてスイツチ回路ＳＷ１及び
ＳＷ２のスイツチを開いてバイアス電圧発生用の抵抗Ｒ
αに流れていたバイアス電圧発生用の電流の供給を停止
する。これにより基準抵抗列Ｒに発生される電圧レベル
はフルレンジの２分の１分低下し、−１〔Ｖ〕から−２
〔Ｖ〕の範囲の参照電圧Ｖ129 〜Ｖ255 が基準抵抗列Ｒ
に発生される。
【００３７】一方、レンジ切換用コンパレータ１１は、
一対のスイツチ回路ＳＷ３及びＳＷ４のうちスイツチ回
路ＳＷ４を閉じ、同時にスイツチ回路ＳＷ３を開くこと
により入力信号ＶINを入力レンジの２分の１分だけ下方
にシフトして分圧抵抗列ｒに供給する。これにより分圧
抵抗列ｒには図５において斜線で示す範囲を変動する１
２７組の減衰信号ＶＩが発生されることになる。
一対のスイツチ回路ＳＷ３及びＳＷ４のうちスイツチ回
路ＳＷ４を閉じ、同時にスイツチ回路ＳＷ３を開くこと
により入力信号ＶINを入力レンジの２分の１分だけ下方
にシフトして分圧抵抗列ｒに供給する。これにより分圧
抵抗列ｒには図５において斜線で示す範囲を変動する１
２７組の減衰信号ＶＩが発生されることになる。
【００３８】Ａ−Ｄ変換回路１０は、この１２７組の減
衰信号ＶＩと参照電圧Ｖ1 〜Ｖ127とを１２７個のコン
パレータＣ1 〜Ｃ127 取り込んで比較すると、比較結果
に応じた７ビツトのデイジタルデータをエンコーダ１２
よりデイジタルデータ合成回路１２に供給し、さらにデ
イジタルデータ合成回路１２において最上位ビツトを
「０」としてエンコーダ１２の出力と合成し、合成結果
を８ビツトのデイジタルデータとして出力する。
衰信号ＶＩと参照電圧Ｖ1 〜Ｖ127とを１２７個のコン
パレータＣ1 〜Ｃ127 取り込んで比較すると、比較結果
に応じた７ビツトのデイジタルデータをエンコーダ１２
よりデイジタルデータ合成回路１２に供給し、さらにデ
イジタルデータ合成回路１２において最上位ビツトを
「０」としてエンコーダ１２の出力と合成し、合成結果
を８ビツトのデイジタルデータとして出力する。
【００３９】以上の構成によれば、８ビツト分解能に相
当する参照電圧の範囲を２つの範囲に分割し、各コンパ
レータＣ1 〜Ｃ127 に与えられる参照電圧を上位側の参
照電圧Ｖ1 〜Ｖ127 と下位側の参照電圧Ｖ129 〜Ｖ255
とで切り換えることとし、いずれか一方の電圧範囲から
他方の電圧範囲に切り換えるときには、この切り換えと
同時に入力信号ＶINのレベルをシフトして分圧抵抗列ｒ
に入力することによりコンパレータを２つの電圧範囲の
間で共用できる。
当する参照電圧の範囲を２つの範囲に分割し、各コンパ
レータＣ1 〜Ｃ127 に与えられる参照電圧を上位側の参
照電圧Ｖ1 〜Ｖ127 と下位側の参照電圧Ｖ129 〜Ｖ255
とで切り換えることとし、いずれか一方の電圧範囲から
他方の電圧範囲に切り換えるときには、この切り換えと
同時に入力信号ＶINのレベルをシフトして分圧抵抗列ｒ
に入力することによりコンパレータを２つの電圧範囲の
間で共用できる。
【００４０】これにより基準抵抗列Ｒや分圧抵抗列ｒの
段数を分解能に比して半減することができ、Ａ−Ｄ変換
回路の回路面積を一段と小さくすることができる。また
この実施例の場合、入力信号ＶINを参照電圧の電圧勾配
の２分の１によつて減衰し、減衰された信号を各コンパ
レータに与えて比較することにより、入力信号ＶINに要
求される入力レンジを従来の半分にすることができ、そ
の結果、入力信号ＶINの増幅段として利得の小さい増幅
回路を用いることができＳＮ比を一段と向上することが
できる。
段数を分解能に比して半減することができ、Ａ−Ｄ変換
回路の回路面積を一段と小さくすることができる。また
この実施例の場合、入力信号ＶINを参照電圧の電圧勾配
の２分の１によつて減衰し、減衰された信号を各コンパ
レータに与えて比較することにより、入力信号ＶINに要
求される入力レンジを従来の半分にすることができ、そ
の結果、入力信号ＶINの増幅段として利得の小さい増幅
回路を用いることができＳＮ比を一段と向上することが
できる。
【００４１】（４）他の実施例 なお上述の実施例においては、分圧抵抗によつて減衰さ
れる入力信号ＶINの電圧勾配を各コンパレータに与えら
れる参照電圧の電圧勾配に対して２分の１に設定する場
合について述べたが、本発明はこれに限らず、分圧抵抗
による電圧勾配を参照電圧の電圧勾配に対して２分の１
より大きい値に設定する場合にも小さい値に設定する場
合にも広く適用し得る。
れる入力信号ＶINの電圧勾配を各コンパレータに与えら
れる参照電圧の電圧勾配に対して２分の１に設定する場
合について述べたが、本発明はこれに限らず、分圧抵抗
による電圧勾配を参照電圧の電圧勾配に対して２分の１
より大きい値に設定する場合にも小さい値に設定する場
合にも広く適用し得る。
【００４２】また上述の実施例においては、分圧抵抗及
び基準抵抗の抵抗比を１対２とし、各抵抗列には同一の
一定電流ｉ1 を引き込む定電流源ｉ1 を接続する場合に
ついて述べたが、本発明はこれに限らず、分圧抵抗及び
基準抵抗の抵抗値は同一の値とし、各抵抗列に接続され
る定電流源に流れる一定電流の比を１対２に設定しても
良い。
び基準抵抗の抵抗比を１対２とし、各抵抗列には同一の
一定電流ｉ1 を引き込む定電流源ｉ1 を接続する場合に
ついて述べたが、本発明はこれに限らず、分圧抵抗及び
基準抵抗の抵抗値は同一の値とし、各抵抗列に接続され
る定電流源に流れる一定電流の比を１対２に設定しても
良い。
【００４３】さらに上述の実施例においては、本発明を
８ビツトの分解能を有する並列型のＡ−Ｄ変換回路に用
いる場合について述べたが、本発明はこれに限らず、８
ビツト以外の分解能を有するＡ−Ｄ変換回路に広く適用
し得る。
８ビツトの分解能を有する並列型のＡ−Ｄ変換回路に用
いる場合について述べたが、本発明はこれに限らず、８
ビツト以外の分解能を有するＡ−Ｄ変換回路に広く適用
し得る。
【００４４】さらに上述の実施例においては、並列型Ａ
−Ｄ変換回路１０の基準電圧ＶRT及びＶRBをそれぞれ０
〔Ｖ〕及び−２〔Ｖ〕とする場合について述べたが、本
発明はこれに限らず、基準電圧値として他の値をとる場
合にも広く適用し得る。
−Ｄ変換回路１０の基準電圧ＶRT及びＶRBをそれぞれ０
〔Ｖ〕及び−２〔Ｖ〕とする場合について述べたが、本
発明はこれに限らず、基準電圧値として他の値をとる場
合にも広く適用し得る。
【００４５】さらに上述の実施例においては、バイアス
電圧発生用の抵抗Ｒαの抵抗値を基準抵抗列Ｒの抵抗値
（Ｒ１＋Ｒ２＋……＋Ｒ１２６）と同じ大きさとし、か
つ電流源Ｉ３より流し込むバイアス電流の電流値ｉ３を
電流源Ｉ１の電流値ｉ１と同じ値に設定する場合につい
て述べたが、本発明はこれに限らず、バイアス電圧発生
用の抵抗Ｒαの抵抗値を基準抵抗列Ｒの抵抗値に対して
所定の比率の抵抗値に設定しても良い。このようにすれ
ば基準抵抗列Ｒが発生する参照電圧の範囲をフルレンジ
の２分の１の他任意の電位を基準に切り換えることがで
きる。
電圧発生用の抵抗Ｒαの抵抗値を基準抵抗列Ｒの抵抗値
（Ｒ１＋Ｒ２＋……＋Ｒ１２６）と同じ大きさとし、か
つ電流源Ｉ３より流し込むバイアス電流の電流値ｉ３を
電流源Ｉ１の電流値ｉ１と同じ値に設定する場合につい
て述べたが、本発明はこれに限らず、バイアス電圧発生
用の抵抗Ｒαの抵抗値を基準抵抗列Ｒの抵抗値に対して
所定の比率の抵抗値に設定しても良い。このようにすれ
ば基準抵抗列Ｒが発生する参照電圧の範囲をフルレンジ
の２分の１の他任意の電位を基準に切り換えることがで
きる。
【００４６】さらに上述の実施例においては、バイアス
電圧発生用の抵抗Ｒαの抵抗値を基準抵抗列Ｒの抵抗値
（Ｒ１＋Ｒ２＋……＋Ｒ１２６）と同じ大きさとし、か
つ電流源Ｉ３より流し込むバイアス電流の電流値ｉ３を
電流源Ｉ１の電流値ｉ１と同じ値に設定する場合につい
て述べたが、本発明はこれに限らず、電流源Ｉ１の電流
値にｉ１に対して所定の比率に設定されたバイアス電流
を電流源Ｉ３より流し込むようにしても良い。このよう
にすれば基準抵抗列Ｒが発生する参照電圧の範囲をフル
レンジの２分の１の他、任意の電位を基準に切り換える
ことができる。
電圧発生用の抵抗Ｒαの抵抗値を基準抵抗列Ｒの抵抗値
（Ｒ１＋Ｒ２＋……＋Ｒ１２６）と同じ大きさとし、か
つ電流源Ｉ３より流し込むバイアス電流の電流値ｉ３を
電流源Ｉ１の電流値ｉ１と同じ値に設定する場合につい
て述べたが、本発明はこれに限らず、電流源Ｉ１の電流
値にｉ１に対して所定の比率に設定されたバイアス電流
を電流源Ｉ３より流し込むようにしても良い。このよう
にすれば基準抵抗列Ｒが発生する参照電圧の範囲をフル
レンジの２分の１の他、任意の電位を基準に切り換える
ことができる。
【００４７】さらに上述の実施例においては、入力信号
ＶINを分圧抵抗列ｒを介して順次減衰し、複数の減衰信
号ＶＩを発生する場合について述べたが、本発明はこれ
に限らず、分圧抵抗ｒｉ（ｉ＝１〜１２６）の抵抗値を
全て０とし、コンパレータＣ1 〜Ｃ127 に入力信号ＶIN
を直接入力するようにしても良い。この場合、入力信号
ＶINのレベルシフト用のスイツチ回路ＳＷ３及びＳＷ４
はなくても良い。
ＶINを分圧抵抗列ｒを介して順次減衰し、複数の減衰信
号ＶＩを発生する場合について述べたが、本発明はこれ
に限らず、分圧抵抗ｒｉ（ｉ＝１〜１２６）の抵抗値を
全て０とし、コンパレータＣ1 〜Ｃ127 に入力信号ＶIN
を直接入力するようにしても良い。この場合、入力信号
ＶINのレベルシフト用のスイツチ回路ＳＷ３及びＳＷ４
はなくても良い。
【００４８】
【発明の効果】上述のように本発明によれば、基準電圧
を発生する抵抗列の一端に与えられるバイアス電圧の値
を入力アナログ信号に応じて設定し、比較手段に与えら
れる複数の基準電圧の電圧範囲を切り換えることによ
り、比較手段を複数の電圧範囲に対して共用でき、素子
数が格段的に少ないアナログデイジタル変換回路を容易
に得ることができる。
を発生する抵抗列の一端に与えられるバイアス電圧の値
を入力アナログ信号に応じて設定し、比較手段に与えら
れる複数の基準電圧の電圧範囲を切り換えることによ
り、比較手段を複数の電圧範囲に対して共用でき、素子
数が格段的に少ないアナログデイジタル変換回路を容易
に得ることができる。
【図１】本発明よるアナログデイジタル変換回路の動作
原理の説明に供する入出力特性図である
原理の説明に供する入出力特性図である
【図２】本発明によるアナログデイジタル変換回路の一
実施例を示す接続図である。
実施例を示す接続図である。
【図３】その動作の説明に供する特性曲線図である。
【図４】入力信号の電位がしきい値電圧より高い場合の
比較動作の説明に供する特性曲線図である。
比較動作の説明に供する特性曲線図である。
【図５】入力信号の電位がしきい値電圧より低い場合の
比較動作の説明に供する特性曲線図である。
比較動作の説明に供する特性曲線図である。
【図６】従来のアナログデイジタル変換回路を示す接続
図である。
図である。
【図７】その動作の説明に供する特性曲線図である。
１０……並列型Ａ−Ｄ変換回路、１１……レンジ切換用
コンパレータ、１２……エンコーダ、１３……デイジタ
ルデータ合成回路、Ｒα……バイアス電圧発生用抵抗、
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４……スイツチ回路。
コンパレータ、１２……エンコーダ、１３……デイジタ
ルデータ合成回路、Ｒα……バイアス電圧発生用抵抗、
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４……スイツチ回路。
Claims (7)
- 【請求項１】入力アナログ信号を複数の比較手段に対し
て並列に入力し、上記比較手段に対してそれぞれ与えら
れる複数の基準電圧との比較結果に基づいて上記入力ア
ナログ信号をデイジタル信号に変換するアナログデイジ
タル変換回路において、 複数の抵抗手段の直列接続でなり、上記複数の基準電圧
を発生して上記比較手段にそれぞれ出力する抵抗列と、 上記抵抗列の一端に接続され、バイアス電圧を切り換え
制御することにより当該抵抗列に発生される上記複数の
基準電圧の電圧範囲を切り換えるレベルシフト手段と、 しきい値電圧と上記入力アナログ信号を比較し、当該し
きい値電圧との比較結果に基づいて上記レベルシフト手
段のバイアス電圧を設定する制御手段と、 上記制御手段によつて設定されたバイアス電圧に基づい
て上記複数の比較手段の比較結果を補正し、上記入力ア
ナログ信号に対応するデイジタル信号を出力する補正手
段とを具え、 上記レベルシフト手段は、上記抵抗列の抵抗値に対して
所定の比率に設定された抵抗値を有し、かつ上記抵抗列
に対して直列接続された抵抗手段でなり、当該抵抗手段
に流れる電流値を切り換えることにより上記バイアス電
圧を制御することを特徴とするアナログデイジタル変換
回路。 - 【請求項２】入力アナログ信号を複数の比較手段に対し
て並列に入力し、上記比較手段に対してそれぞれ与えら
れる複数の基準電圧との比較結果に基づいて上記入力ア
ナログ信号をデイジタル信号に変換するアナログデイジ
タル変換回路において、 複数の抵抗手段の直列接続でなり、上記複数の基準電圧
を発生して上記比較手段にそれぞれ出力する第１の抵抗
列と、 複数の抵抗手段の直列接続でなり、当該複数の抵抗手段
の一端に入力される上記入力アナログ信号を上記第１の
抵抗列が発生する複数の基準電圧の電圧勾配に対して異
なる電圧勾配によつて順次減衰し、複数の減衰アナログ
信号として上記複数の比較手段に出力する第２の抵抗列
と、 上記第１の抵抗列の一端に接続され、バイアス電圧を切
り換え制御することにより当該第１の抵抗列に発生され
る上記複数の基準電圧の電圧範囲を切り換える第１のレ
ベルシフト手段と、 上記第２の抵抗列の一端に接続され、バイアス電圧を切
り換え制御することにより当該第２の抵抗列に発生され
る上記複数の減衰アナログ信号の電圧範囲を切り換える
第２のレベルシフト手段と、 しきい値電圧と上記入力アナログ信号を比較し、当該し
きい値電圧との比較結果に基づいて上記第１及び第２の
レベルシフト手段のバイアス電圧の値をそれぞれ設定す
る制御手段と、 上記比較手段の比較結果を上記制御手段によつて設定さ
れたバイアス電圧の値に基づいて補正し、上記入力アナ
ログ信号に対応するデイジタル信号を出力する補正手段
とを具え、 上記第１のレベルシフト手段は、上記第１の抵抗列の抵
抗値に対して所定の比率に設定された抵抗値を有し、か
つ上記第１の抵抗列に対して直列接続された抵抗手段で
なり、当該抵抗手段に流れる電流値を切り換えることに
より上記バイアス電圧を制御することを特徴とするアナ
ログデイジタル変換回路。 - 【請求項３】上記レベルシフト手段を構成する抵抗手段
の抵抗値は上記抵抗列の抵抗値と同じ値に設定されるこ
とを特徴とする請求項１に記載のアナログデイジタル変
換回路。 - 【請求項４】上記第１のレベルシフト手段を構成する抵
抗手段の抵抗値は上記第１の抵抗列の抵抗値と同じ値に
設定されることを特徴とする請求項２に記載のアナログ
デイジタル変換回路。 - 【請求項５】上記第１及び第２の抵抗列に供給される電
流源の電流値は互いに同一でなり、かつ上記第２の抵抗
列を構成する抵抗手段の各抵抗値は上記第１の抵抗手段
を構成する抵抗手段の各抵抗値に対して任意の比に設定
されることを特徴とする請求項２に記載の並列型のアナ
ログデイジタル変換回路。 - 【請求項６】上記第１及び第２の抵抗列を構成する抵抗
手段の抵抗値は互いに同一でなり、かつ上記第１の抵抗
列に供給される第１の電流値は上記第２の抵抗列に供給
される第２の電流値に対して任意の比に設定されること
を特徴とする請求項２に記載の並列型のアナログデイジ
タル変換回路。 - 【請求項７】上記比は、１より大きく設定されることを
特徴とする請求項５又は請求項６に記載の並列型のアナ
ログデイジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146192A JPH06204877A (ja) | 1992-12-28 | 1992-12-28 | アナログデイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36146192A JPH06204877A (ja) | 1992-12-28 | 1992-12-28 | アナログデイジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204877A true JPH06204877A (ja) | 1994-07-22 |
Family
ID=18473687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36146192A Pending JPH06204877A (ja) | 1992-12-28 | 1992-12-28 | アナログデイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015050617A (ja) * | 2013-09-02 | 2015-03-16 | 多摩川精機株式会社 | Ａ／ｄ変換方法及び装置 |
-
1992
- 1992-12-28 JP JP36146192A patent/JPH06204877A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015050617A (ja) * | 2013-09-02 | 2015-03-16 | 多摩川精機株式会社 | Ａ／ｄ変換方法及び装置 |
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