JPH06204464A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH06204464A JPH06204464A JP76793A JP76793A JPH06204464A JP H06204464 A JPH06204464 A JP H06204464A JP 76793 A JP76793 A JP 76793A JP 76793 A JP76793 A JP 76793A JP H06204464 A JPH06204464 A JP H06204464A
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- electrode
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、たとえば、電力用スイ
ッチング素子に使用される高耐圧フォトトライアックな
どの、高耐圧半導体デバイスのチャネルストッパの不良
を検出する構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure for detecting a defect of a channel stopper of a high breakdown voltage semiconductor device such as a high breakdown voltage phototriac used for a power switching element.
【０００２】[0002]
【従来の技術】図５は、従来の電力用スイッチング素子
に使用される高耐圧フォトトライアックの一例の平面図
であり、図６は図５のＣ−Ｃ′断面の左半分の略断面図
である。図５の中心線Ｄ−Ｄ′を中心に左右対称である
ため、図６では左半分のみを示す。なお、図５では区別
しやすくするため、各電極を破線で示し、シリコン酸化
膜は省略してある。フォトトライアックは、１対のフォ
トサイリスタを組合せたものである。2. Description of the Related Art FIG. 5 is a plan view of an example of a high breakdown voltage phototriac used in a conventional power switching element, and FIG. 6 is a schematic sectional view of the left half of the CC 'section in FIG. is there. Since it is symmetrical about the center line DD 'in FIG. 5, only the left half is shown in FIG. In FIG. 5, each electrode is shown by a broken line and the silicon oxide film is omitted for easy identification. The photo triac is a combination of a pair of photo thyristors.
【０００３】図５において、シリコン単結晶のＮ型基板
１の表面に形成されたアノード拡散領域１１，Ｐゲート
拡散領域１２，カソード拡散領域１３により一方のサイ
リスタが形成され、アノード拡散領域２１，Ｐゲート拡
散領域２２，カソード拡散領域２３により他方のサイリ
スタが形成される。なお、アノード拡散領域１１と他方
のサイリスタのＰゲート拡散領域２２は、ゲート抵抗２
４で接続され、Ａｌによる電極５でアノード拡散領域１
１とカソード拡散領域２３が接続されているため、等価
的にＰゲート拡散領域２２とカソード拡散領域２３の間
にゲート抵抗２４が接続されている。In FIG. 5, one thyristor is formed by an anode diffusion region 11, a P gate diffusion region 12, and a cathode diffusion region 13 formed on the surface of a silicon single crystal N-type substrate 1, and anode diffusion regions 21, P are formed. The gate diffusion region 22 and the cathode diffusion region 23 form the other thyristor. The anode diffusion region 11 and the P-gate diffusion region 22 of the other thyristor are connected to the gate resistor 2
The anode diffusion region 1 is connected by the electrode 5 made of Al.
Since 1 and the cathode diffusion region 23 are connected, the gate resistor 24 is equivalently connected between the P gate diffusion region 22 and the cathode diffusion region 23.
【０００４】同様に他方のサイリスタのＰゲート拡散領
域１２とカソード拡散領域１３の間にゲート抵抗１４が
接続されている。また、チップの周囲には、カソード拡
散領域１３および２３の形成時に、同時にチャネルスト
ッパ用のＮ型拡散領域４が形成されている。Similarly, a gate resistor 14 is connected between the P gate diffusion region 12 and the cathode diffusion region 13 of the other thyristor. Further, an N-type diffusion region 4 for a channel stopper is formed around the chip at the same time when the cathode diffusion regions 13 and 23 are formed.
【０００５】その断面は図６に示すようになっている
が、これは以下のようにして作られる。まず、Ｎ型基板
１の表面に、Ｐ型のアノード拡散領域２１とＰゲート拡
散領域１２を形成し、次に、ゲート抵抗１４の拡散領域
を形成する。続いて、Ｎ型のカソード拡散領域１３とチ
ップ周囲のＮ型拡散領域４を同時に形成する。さらに、
表面に形成されたシリコン酸化膜１０に開口部を設け電
極６を形成し、同時にチャネルストッパ用の電極７を形
成する。Its cross section is shown in FIG. 6, which is manufactured as follows. First, the P-type anode diffusion region 21 and the P-gate diffusion region 12 are formed on the surface of the N-type substrate 1, and then the diffusion region of the gate resistor 14 is formed. Subsequently, the N-type cathode diffusion region 13 and the N-type diffusion region 4 around the chip are simultaneously formed. further,
An opening is provided in the silicon oxide film 10 formed on the surface to form an electrode 6, and at the same time, a channel stopper electrode 7 is formed.
【０００６】一般的に、Ｎ型基板１の不純物濃度は、約
１０14ｃｍ-3であり、Ｐ型のアノード拡散領域およびＰ
ゲート拡散領域の不純物表面濃度は１０17〜１０18ｃｍ
-3、Ｎ型のカソード拡散領域の不純物表面濃度は１０20
ｃｍ-3程度である。Generally, the impurity concentration of the N-type substrate 1 is about 10 14 cm -3 , and the P-type anode diffusion region and the P-type anode diffusion region are
The impurity surface concentration of the gate diffusion region is 10 17 to 10 18 cm
-3 , the impurity surface concentration of the N type cathode diffusion region is 10 20
It is about cm -3 .
【０００７】通常、高耐圧デバイスは、Ｎ型基板の不純
物濃度を低くしているために、樹脂モールド後、アノー
ド拡散領域、Ｐゲート拡散領域に高電圧のマイナスバイ
アスが印加されると、樹脂の帯電あるいは分極などによ
り、Ｎ型シリコン基板の表面がＰ反転する。基板表面が
Ｐ反転すると空乏層の広がりが制限されてしまい、目標
の耐圧が得られなくなるが、チャネルストッパを設ける
ことにより、チャネルストッパ電極７の直下のシリコン
基板表面のＰ反転を防止し、目標の耐圧が得られるよう
にしている。Generally, since a high breakdown voltage device has a low impurity concentration in the N-type substrate, when a high voltage negative bias is applied to the anode diffusion region and the P gate diffusion region after resin molding, the The surface of the N-type silicon substrate is P-inverted due to charging or polarization. If the surface of the substrate is P-inverted, the spread of the depletion layer is limited and the target breakdown voltage cannot be obtained. However, by providing the channel stopper, the P-inversion of the silicon substrate surface immediately below the channel stopper electrode 7 is prevented, The withstand voltage of is obtained.
【０００８】[0008]
【発明が解決しようとする課題】図７は、図６の周辺部
の拡大断面図である。チャネルストッパの電極７とチッ
プ周辺のＮ型拡散領域４が導通している箇所の付近のシ
リコン酸化膜１０が、製造の途中でレジストとシリコン
酸化膜との密着低下、あるいは、エッチング液の異常な
どのトラブルによりエッチングが過度に進行して、図７
に点線で示したＮ型拡散領域４の予定の範囲を超えてＮ
型基板１の表面まで到達したとき、その後に電極７を形
成すると、その電極はＮ型拡散領域４とＮ型基板１の表
面にわたって形成され、チャネルストッパの機能が働か
なくなり、シリコン基板表面がＰ反転したときこれを防
止することができなくなり、目標の耐圧が得られなくな
る。しかし、シリコン基板表面のＰ反転という現象は、
チップを樹脂モールドしてデバイスに高電圧を印加した
際に、樹脂が帯電してその影響で起こるものであり、樹
脂モールド前のチップの状態では、上述した理由でチャ
ネルストッパの機能が働かない素子を、ウエハテストな
どの電気的テストにより除去できないという問題があっ
た。FIG. 7 is an enlarged sectional view of the peripheral portion of FIG. The silicon oxide film 10 in the vicinity of the place where the channel stopper electrode 7 and the N-type diffusion region 4 around the chip are electrically connected to each other reduces the adhesion between the resist and the silicon oxide film during manufacturing, or the etching solution is abnormal. Etching progressed excessively due to the trouble of
N beyond the planned range of the N-type diffusion region 4 shown by the dotted line in
When the electrode 7 is formed after reaching the surface of the mold substrate 1, the electrode is formed over the N-type diffusion region 4 and the surface of the N-type substrate 1, the function of the channel stopper does not work, and the silicon substrate surface becomes P When inverted, this cannot be prevented and the target breakdown voltage cannot be obtained. However, the phenomenon of P inversion on the silicon substrate surface is
When the chip is resin-molded and a high voltage is applied to the device, it occurs due to the effect of the resin being charged, and in the state of the chip before resin-molding, the element that does not function as a channel stopper for the reasons described above. However, there is a problem in that it cannot be removed by an electrical test such as a wafer test.
【０００９】[0009]
【課題を解決するための手段】本発明においては、たと
えばＮ型基板の周囲に設けられたチャネルストッパ用の
Ｎ型拡散層の下部に形成され、チャネルストッパ用電極
の予定開口部外において基板表面に達するＰ型拡散層を
形成し、基板の一部に前記のＰ型拡散層と接続する電極
を設けた。According to the present invention, for example, the substrate surface is formed below an N-type diffusion layer for a channel stopper provided around an N-type substrate and outside a predetermined opening of a channel stopper electrode. A P-type diffusion layer reaching the above was formed, and an electrode connected to the P-type diffusion layer was provided on a part of the substrate.
【００１０】[0010]
【作用】シリコン酸化膜にチャネルストッパ用電極の穴
をあけるとき、エッチングが過度に進行すると、チャネ
ルストッパ用電極はＰ型拡散層と接続するようになる。
これはＰ型拡散層に接続するように基板の一部に設けた
電極によって検出することができる。When the hole for the channel stopper electrode is formed in the silicon oxide film, if the etching progresses excessively, the channel stopper electrode comes into contact with the P-type diffusion layer.
This can be detected by an electrode provided on a part of the substrate so as to be connected to the P type diffusion layer.
【００１１】[0011]
【実施例】図１は本発明の一実施例の平面図であり、図
２は図１のＡ−Ａ′断面の左半分の断面図である。図３
はチップ周辺のチャネルストッパ付近の拡大断面図であ
り、図４は不良検出用の電極を設けた部分の拡大断面図
である。図５ないし図６の従来例と同一の部分には同一
の符号を付してある。図５の場合と同様に、図１には電
極は破線で示され、シリコン酸化膜は省略されている。1 is a plan view of an embodiment of the present invention, and FIG. 2 is a sectional view of the left half of the AA 'section of FIG. Figure 3
FIG. 4 is an enlarged cross-sectional view of the vicinity of a channel stopper around the chip, and FIG. The same parts as those of the conventional example shown in FIGS. 5 to 6 are designated by the same reference numerals. As in the case of FIG. 5, the electrodes are indicated by broken lines in FIG. 1, and the silicon oxide film is omitted.
【００１２】従来例と異なるところは、チップ表面の周
囲にＮ型拡散領域４とその内側のＮ型拡散領域４′とを
設け、その間のＮ型基板１の表面からＮ型拡散領域４と
Ｎ型拡散領域４の下面に至るＰ型拡散領域８を設け、さ
らにＮ型基板１の一部にたとえば右下隅にＰ型拡散領域
８と導通している電極２５を設けていることである。Ｐ
型拡散領域８がＮ型基板１の表面に現われない部分で
は、Ｎ型拡散領域４とＮ型拡散領域４′は連続してい
る。The difference from the conventional example is that an N-type diffusion region 4 and an N-type diffusion region 4'inside thereof are provided around the surface of the chip, and the N-type diffusion region 4 and N-type diffusion regions 4 and N are provided from the surface of the N-type substrate 1 therebetween. That is, a P-type diffusion region 8 reaching the lower surface of the type diffusion region 4 is provided, and further, an electrode 25 that is in conduction with the P-type diffusion region 8 is provided in a part of the N-type substrate 1, for example, in the lower right corner. P
In a portion where the type diffusion region 8 does not appear on the surface of the N type substrate 1, the N type diffusion region 4 and the N type diffusion region 4'are continuous.
【００１３】上記のようにチップ表面の周囲にＰ型拡散
領域８を設けることにより、シリコン酸化膜１０の開口
部を形成するときに、レジストとシリコン酸化膜１０の
密着低下あるいはエッチング液の異常などのトラブルに
より、エッチングが過度に進行して、図３に示すよう
に、開口部が点線で示されたＮ型拡散領域４上の予定位
置を越えた場合、Ｐ型拡散領域８に達する。この状態で
電極７を形成すると、Ｐ型拡散領域８と導通する。した
がって、図１の右下部に設けた図４に示すＰ型拡散領域
８と導通する電極２５と、チャネルストッパ電極７との
間の電気特性を測定することにより、異常エッチングが
発生しているチップをウエハテストにおいて除去でき
る。By providing the P-type diffusion region 8 around the chip surface as described above, when the opening of the silicon oxide film 10 is formed, the adhesion between the resist and the silicon oxide film 10 is reduced, or the etching solution is abnormal. Due to the above problem, the etching proceeds excessively and reaches the P-type diffusion region 8 when the opening exceeds the predetermined position on the N-type diffusion region 4 shown by the dotted line, as shown in FIG. When the electrode 7 is formed in this state, it is electrically connected to the P-type diffusion region 8. Therefore, by measuring the electrical characteristics between the channel stopper electrode 7 and the electrode 25 which is provided in the lower right part of FIG. 1 and is electrically connected to the P-type diffusion region 8 shown in FIG. Can be removed in a wafer test.
【００１４】チップの周囲に形成するＰ型拡散領域８
は、アノード拡散領域１１，２１およびＰゲート拡散領
域１２，２２を形成するときに同時に形成するのが望ま
しい。しかし、ゲート抵抗１４，２４を形成するときに
同時に形成することも可能である。P-type diffusion region 8 formed around the chip
Is preferably formed at the same time when the anode diffusion regions 11 and 21 and the P gate diffusion regions 12 and 22 are formed. However, it is also possible to form the gate resistors 14 and 24 at the same time.
【００１５】また、Ｐ拡散領域８の端部にＮ型拡散領域
４′を形成するのは、チップ周辺部のＮ型拡散領域４を
形成するのと同時に行なう。The N-type diffusion region 4'is formed at the end of the P-diffusion region 8 simultaneously with the formation of the N-type diffusion region 4 in the peripheral portion of the chip.
【００１６】最後に、電極２５を形成するのは、アノー
ドおよびカソード用の電極５，６およびチャネルストッ
パ電極７を形成するのと同時に行なう。Finally, the electrode 25 is formed at the same time as the formation of the anode and cathode electrodes 5, 6 and the channel stopper electrode 7.
【００１７】[0017]
【発明の効果】本発明によれば、チャネルストッパが正
常に働かない素子をチップの状態で判定して除去できる
ため、樹脂モールドした製品の耐圧が劣化してしまうの
を未然に防止し、高耐圧素子の品質が向上する。According to the present invention, since the element in which the channel stopper does not work properly can be judged and removed in the state of the chip, it is possible to prevent the withstand voltage of the resin-molded product from being deteriorated, and to increase the withstand voltage. The quality of the breakdown voltage element is improved.
【図１】本発明の一実施例の平面図である。FIG. 1 is a plan view of an embodiment of the present invention.
【図２】図１の中心線Ｂ−Ｂ′の左側のＡ−Ａ′断面図
である。FIG. 2 is a sectional view taken along the line AA ′ on the left side of the center line BB ′ in FIG.
【図３】チャネルストッパ部分の拡大断面図である。FIG. 3 is an enlarged sectional view of a channel stopper portion.
【図４】図１の右下部分の拡大断面図である。FIG. 4 is an enlarged sectional view of a lower right portion of FIG.
【図５】従来の一例の平面図である。FIG. 5 is a plan view of a conventional example.
【図６】図５の中心線Ｄ−Ｄ′の左側のＣ−Ｃ′断面図
である。6 is a sectional view taken along the line CC ′ on the left side of the center line DD ′ of FIG.
【図７】従来例におけるチャネルストッパ部分の拡大断
面図である。FIG. 7 is an enlarged sectional view of a channel stopper portion in a conventional example.
１ Ｎ型基板 ４，４′ Ｎ型拡散領域 ５，６，７，２５ 電極 ８ Ｐ型拡散領域 １０ シリコン酸化膜 １１，２１ アノード拡散領域 １２，２２ Ｐゲート拡散領域 １３，２３ カソード拡散領域 １４，２４ ゲート抵抗 1 N-type substrate 4, 4'N-type diffusion region 5, 6, 7, 25 Electrode 8 P-type diffusion region 10 Silicon oxide film 11, 21 Anode diffusion region 12, 22 P Gate diffusion region 13, 23 Cathode diffusion region 14, 24 gate resistance
Claims (1)
パ用拡散層の主として下部に形成され、基板と異なる導
電型であってチャネルストッパ用電極の予定開口部外に
おいて基板表面に達する拡散層と、 基板の一部に設けられ前記の基板と異なる導電型の拡散
層と接続する電極と、を設けたことを特徴とする半導体
装置。1. A diffusion layer formed mainly below a channel stopper diffusion layer provided around the substrate and having a conductivity type different from that of the substrate and reaching the surface of the substrate outside the planned opening of the channel stopper electrode. An electrode provided on a part of a substrate and connected to a diffusion layer having a conductivity type different from that of the substrate, and a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP76793A JPH06204464A (en) | 1993-01-06 | 1993-01-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP76793A JPH06204464A (en) | 1993-01-06 | 1993-01-06 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204464A true JPH06204464A (en) | 1994-07-22 |
Family
ID=11482852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP76793A Withdrawn JPH06204464A (en) | 1993-01-06 | 1993-01-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204464A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140121415A (en) * | 2012-01-31 | 2014-10-15 | 인피니언 테크놀로지스 드레스덴 게엠베하 | Semiconductor arrangement with active drift zone |
-
1993
- 1993-01-06 JP JP76793A patent/JPH06204464A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140121415A (en) * | 2012-01-31 | 2014-10-15 | 인피니언 테크놀로지스 드레스덴 게엠베하 | Semiconductor arrangement with active drift zone |
| JP2015510689A (en) * | 2012-01-31 | 2015-04-09 | インフィネオン テクノロジーズ ドレスデン ゲーエムベーハー | Semiconductor structure with active drift zone |
| US9559089B2 (en) | 2012-01-31 | 2017-01-31 | Infineon Technologies Dresden Gmbh | Semiconductor arrangement with active drift zone |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |