JPH0620069A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】ＩＣの外部端子を増やすことなく、内蔵された
ＲＯＭの記憶内容の検査が高速に行える構成のマイクロ
コンピュータを実現する。 【構成】メモリ（２）にアクセスせず且つプログラムカ
ウンタ（９）にアクセスしないインストラクションのコ
ードからなり、しかもメモリ（２）の１ワードのビット
数に等しいビット数からなるインストラクションコード
又はインストラクションコード列が、ＩＣ内部（１０
２）で発生されてインストラクションデコーダ（７）に
入力されるというテストモード（Ｒ）を、ＩＣ内の回路
の改良により備える。その結果、無駄なメモリサイクル
が排除されて、ＲＯＭ（２）の記憶内容の検査が高速に
行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロコンピュー
タに関し、詳しくは、１チップＩＣのマイクロコンピュ
ータであって、テストモード時にインストラクションコ
ードを記憶したメモリから読み出されたインストラクシ
ョンコードが外部端子を介してモニタされることで、メ
モリテストが行われる構成のマイクロコンピュータの改
良に関する。

【０００２】

【従来の技術】ＣＰＵやメモリ等を１チップに内蔵した
マイクロコンピュータは、ＩＣの高集積化によって実用
化され、電子機器の分野の至るところで用いられてい
る。そして、装置の小形化の要求等に応じて、高集積化
が進んで外部との入出力信号数が増大しているが、その
一方では、ＩＣの外部端子数の削減要求は強まるばかり
である。このため、テスト専用に割り当てられる外部端
子は１ピンにまで削減されている。図２に、従来の１チ
ップＩＣのマイクロコンピュータのブロック図を示す。
ここで、１はモード信号発生回路、２はインストラクシ
ョンコードを記憶したＲＯＭ、３はＰＩＯ（パラレルＩ
／Ｏ周辺回路）、４は切換え回路、５は外部端子、６は
インストラクションレジスタ（ＩＲ）、７はインストラ
クションデコーダ（ＩＤ）、８は演算回路（ＡＬＵ）、
９はプログラムカウンタ（ＰＣ）、１０はＣＰＵであ
る。

【０００３】モード信号発生回路１は、唯一のテスト専
用ピンを介して多値論理信号であるテスト信号Ｔを受け
て、ＩＣ内の各回路へのデジタル信号である複数のモー
ド信号を発生する。例えば、テスト信号Ｔが０Ｖ域（０
Ｖ〜２．５Ｖ未満）のときに通常モード信号Ｎを生成
し、テスト信号Ｔが２．５Ｖ域（２．５Ｖ〜５Ｖ未満）
のときにＲＯＭテストモード信号Ｒを生成し、テスト信
号Ｔが５Ｖ域（５Ｖ以上）のときにＣＰＵテストモード
信号Ｃを生成し、これらのモード信号の何れか１つを出
力する。これらのモード信号を受けることにより、ＩＣ
内の各回路の動作モードが切り換わる。これにより、通
常モードではできない、ＩＣ内部の回路の検査等がテス
トモード下で行われる。

【０００４】切換え回路４は、８ビットの外部端子５や
データバスＤの接続対象を切り換える回路である。この
例では、通常モード信号Ｎを受けることにより、ＰＩＯ
３のデータラインが外部端子５に接続され、ＲＯＭ２の
データラインがデータバスＤに接続される。ＲＯＭテス
トモード信号Ｒを受けることにより、データバスＤのモ
ニタ出力が外部端子５に出力され、ＲＯＭ２のデータラ
インがデータバスＤに接続される。ＣＰＵテストモード
信号Ｒを受けることにより、外部端子５を介して外部か
らデータバスＤにデータ設定することが可能となる。こ
れで、外部端子が、通常は周辺回路のデータ入出力に用
いられ、テスト時にはＣＰＵやメモリ用のテストデータ
の入出力に用いられる。また、ＲＯＭ２は１ワード当た
り１バイトのメモリであり、いわゆるインストラクショ
ンフェッチされる対象となるアドレス空間に割り当てら
れている。このＲＯＭ２には、インストラクションコー
ドやデータが記憶されている。

【０００５】このような構成で、ＲＯＭ２の記憶内容を
テストする場合には、先ず、ＩＣ全体をリセットする。
すると、プログラムカウンタ９がクリアされるから、ア
ドレスバスＡを介して最初のアドレスからインストラク
ションコードの読出しが行われる。このとき、テスト信
号ＴによりＣＰＵテストモードを選択すると、ＣＰＵテ
ストモード信号Ｃが出力されて、外部端子５を介して外
部からデータバスＤにデータ設定することが可能とな
る。そこで、ＲＯＭ２の“０”番地からのデータに代え
て、外部から２バイト命令のインストラクションコード
の１バイト目のコードをデータバスＤ上に設定する。

【０００６】ただし、このインストラクションコードが
表すインストラクションは単なる論理演算命令等であ
り、ジャンプやループはしないインストラクションのイ
ンストラクションコードが用いられる。また、データバ
スＤのビット数も１バイトに等しいものとする。する
と、インストラクションコードの前半１バイトをデコー
ドしたＣＰＵ１０により、プログラムカウンタ９の値が
通常手順に従って進められて、“１”番地にあるであろ
うインストラクションコードの後半１バイトの読出し
が、続けて行われる。このとき、ＲＯＭテストモードを
選択すると、データバスＤのモニタ出力が外部端子５に
出力されるから、ＲＯＭ２の“１”番地からのデータ
を、外部からモニタすることができる。よって、ＲＯＭ
２の“１”番地の内容をテストすることができる。

【０００７】引き続いて、プログラムカウンタが進めら
れ、“２”番地からのインストラクションの読出しが行
われる。上記と同様にして、ＣＰＵテストモードを選択
し、ＲＯＭ２の“２”番地からのデータに代えて、外部
から２バイト命令のインストラクションコードの１バイ
ト目のコードをデータバスＤ上に設定する。すると、ま
た、インストラクションコードの前半１バイトの処理が
なされてプログラムカウンタ９の値が進められ、“３”
番地にあるであろうインストラクションコードの後半１
バイトの読出しが、行われる。このとき、上記と同様に
して、ＲＯＭテストモードを選択して、ＲＯＭ２の
“３”番地の内容をテストすることができる。

【０００８】以下、同様にして、ＲＯＭ２の“５”，
“７”番地等の奇数番地を、順にテストすることができ
る。また、上記の２バイト命令のインストラクションコ
ードの設定時に、１バイト命令のインストラクションコ
ードを設定すると、モニタ対象番地が奇数番地から偶数
番地に変わる。そこで、奇数番地と同様にして、ＲＯＭ
２の“０”，“２”番地等の偶数番地をも、順にテスト
することができる。したがって、データバスやアドレス
バスのモニタ用外部端子をテスト専用に設ける必要がな
いので、ＩＣの外部端子数を最小限にして、ＩＣパッケ
ージの小形化が図られる。

【０００９】

【発明が解決しようとする課題】このように、従来の１
チップのマイクロコンピュータでは、テスト専用の外部
端子を削減した代償として、ＲＯＭの記憶内容の確認に
当たり、モニタ出力の確認と交互にダミーのインストラ
クションの設定を行うことから、奇数番地部分の確認と
偶数番地部分との確認のためにＲＯＭの全体に対して２
回のアクセスが行われる。よって、アクセスが多い分だ
け検査時間が余分に必要とされる。もっとも、ＩＣ内で
ＲＯＭに割り当てられる領域や集積度等の関係でＲＯＭ
の記憶容量がさほど大きくなかった従前においては、外
部端子の削減という目標が達成されているので、それで
も十分であった。

【００１０】しかし、最近は、集積度の向上によりＲＯ
Ｍの記憶容量が増大し、これに連れて、ハンドリング等
をも含めた全検査時間に占めるＲＯＭアクセス時間の割
合が増大している。ＩＣの集積度は指数関数的に向上し
ているので、このままでは検査時間が激増してしまうの
で問題である。この発明の目的は、このような従来技術
の問題点を解決するものであって、ＩＣの外部端子を増
やすことなく、内蔵されたＲＯＭの記憶内容の検査が高
速に行える構成のマイクロコンピュータを実現すること
である。

【００１１】

【課題を解決するための手段】このような目的を達成す
るこの発明のマイクロコンピュータの構成は、インスト
ラクションコードを記憶したメモリから読み出されたイ
ンストラクションコードのモニタが外部端子を介するこ
とで可能なテストモードを有する１チップＩＣのマイク
ロコンピュータにおいて、前記テストモードの１つとし
て、前記メモリにアクセスせず且つプログラムカウンタ
にアクセスしないインストラクションのインストラクシ
ョンコードからなるインストラクションコード又はイン
ストラクションコード列であって前記メモリの１ワード
のビット数に等しいビット数からなるインストラクショ
ンコード又はインストラクションコード列がＩＣ内部で
発生されてインストラクションデコーダに入力されると
いうテストモードを、備えるものである。

【００１２】例えば、インストラクションコードを記憶
したメモリから読み出されたインストラクションコード
が外部端子経由でモニタされ得るというテストモード
を、有する１チップＩＣのマイクロコンピュータにおい
て、インストラクションセットのうちの前記メモリにア
クセスせず且つプログラムカウンタにアクセスしないイ
ンストラクションのインストラクションコードからなる
インストラクションコード又はインストラクションコー
ド列であって、前記メモリの１ワードのビット数に等し
いビット数からなるインストラクションコード又はイン
ストラクションコード列であるダミーコードを発生する
ダミーコード発生回路と、前記ダミーコード及び前記メ
モリからのインストラクションコードを選択対象として
入力し、前記テストモードが有意のときには前記ダミー
コードを選択して出力し、前記テストモードが有意でな
いときには前記メモリからのインストラクションコード
を選択して出力するマルチプレクサと、を備え、前記マ
ルチプレクサの出力がインストラクションデコーダに入
力されるものである。

【００１３】なお、上記のメモリにアクセスしないイン
ストラクションとは、そのインストラクションの実行に
よってはメモリアクセスが発生しないインストラクショ
ンの意味であり、いわゆるインストラクションフェッチ
サイクルにおけるそのインストラクションのコードの読
出しのためのメモリアクセスは除外される。また、プロ
グラムカウンタにアクセスしないインストラクションと
は、そのインストラクションの実行によってはプログラ
ムカウンタの値を明示的には設定・変更しないインスト
ラクションの意味であり、いわゆるジャンプやコール命
令等の分岐・繰り返し型の命令を除く。この場合も、や
はりインストラクションフェッチサイクルにおけるその
インストラクションのコードの読出しのためのカウンタ
更新（通常は＋１）は除外される。

【００１４】

【作用】このような構成のこの発明のマイクロコンピュ
ータでは、テストモードが選択されたときには、下記の
インストラクションのインストラクションコードが、イ
ンストラクションデコーダでデコードされることにより
実行処理される。すなわち、インストラクションセット
のうちのインストラクションであって、メモリにアクセ
スせず且つプログラムカウンタにアクセスしないインス
トラクションが、実行される。このインストラクション
の実行処理では、メモリにアクセスしないことから、あ
るインストラクション実行後に次のインストラクション
コードの読み出し以外のメモリアクセスは発生しない。
よって、外部端子を介してモニタされるのは、メモリか
ら読み出されたインストラクションコードだけである。

【００１５】また、その実行処理では、プログラムカウ
ンタにアクセスしないことから、プログラムカウンタは
通常の手順で順に進められるので、インストラクション
コードの読み出しのメモリアクセスはアドレス順に行わ
れる。よって、外部端子を介してメモリから順に読み出
されたインストラクションコードが順次モニタできる。
さらに、その実行処理では、メモリの１ワードのビット
数に等しいビット数からなるインストラクションコード
又はインストラクションコード列が一度に処理される単
位とされるので、インストラクションコードの読み出し
のメモリアクセスは、メモリのワード単位で行われる。
よって、外部端子を介してメモリからワード単位で順に
読み出されたインストラクションコードがモニタでき
る。

【００１６】なお、メモリからの読出しはインストラク
ションコードの読出しとして行われるが、その読み出さ
れたインストラクションコードはモニタされるだけであ
り、テスト用に内部で発生したダミーのインストラクシ
ョンコードについてのインストラクションの実行が行わ
れるので、メモリから読出されてモニタされるものは、
インストラクションコードに限定される必要はなく、任
意のデータとしての記憶内容であってよい。よって、外
部端子を介してメモリからワード単位で順に読み出され
た記憶内容がモニタできる。

【００１７】また、ダミーのインストラクションコード
を外部から設定するための余分なサイクルが不要なの
で、インストラクションコードを記憶したメモリの各番
地へのアクセスは一回だけでよい。よって、２回必要な
従来の半分のメモリアクセスでよいので、検査が短時間
で済む。しかも、テストモードは従来のモードをそのま
ま利用できるので、ＩＣの外部端子の増加も必要ない。
したがって、この発明の構成のマイクロコンピュータ
は、１チップＩＣの外部端子を増やすことなく、内蔵さ
れたＲＯＭの記憶内容の検査が高速に行えるものであ
る。

【００１８】

【実施例】以下、この発明の構成のマイクロコンピュー
タの一実施例のブロック図を図１に示す。ここで、１は
モード信号発生回路、２はインストラクションコードを
記憶したＲＯＭ、３はＰＩＯ、４は切換え回路、５は外
部端子、６はＩＲ、７はＩＤ、８はＡＬＵ、９はＰＣ、
１００はＣＰＵ、１０１はマルチプレクサ（ＭＰＸ）、
１０２はダミーコード発生回路（ＮＯＰ）である。

【００１９】なお、モード信号発生回路１が複数のモー
ド信号Ｎ，Ｒ，Ｃの何れかを発生すること、切換え回路
４がＲＯＭテストモード信号Ｒを受けることによりＲＯ
Ｍ２のデータラインがデータバスＤに接続されデータバ
スＤのモニタ出力が外部端子５に出力されることは既述
の通りである。また、ＲＯＭ２のデータ幅も同様に１バ
イトである。つまり、ＣＰＵ１００内のマルチプレクサ
１０１及びダミーコード発生回路１０２に係わる部分を
除き、この実施例は図２の従来例と同様の構成であり、
外部端子の数も同じである。

【００２０】ダミーコード発生回路１０２は、単に定数
としての所定のデジタル値のコードからなるダミーコー
ドを発生する。このダミーコードはメモリにアクセスせ
ず且つプログラムカウンタに直接アクセスしないインス
トラクションのインストラクションコードであればよ
い。例えば、いわゆる“ＮＯＰ”命令（ノーオペレーシ
ョンインストラクション）、すなわち、プログラムカウ
ンタの値が順に進むことを除いてはそのインストラクシ
ョンの実行処理によってはＣＰＵ内外の状態に変化や影
響を何ら与えることのないインストラクションのインス
トラクションコードがある。この“ＮＯＰ”命令は、プ
ログラム実行時のタイミング調整やアドレス調整のため
に、ほとんどの機種のコンピュータのインストラクショ
ンセットに含まれているものである。

【００２１】マルチプレクサ１０１は、ダミーコード発
生回路１０２からのダミーコード及びデータバスＤを介
するＲＯＭ２からのデータを選択対象として入力され
る。さらに、テストモード信号Ｒを制御信号として受け
て、テストモード信号Ｒが有意のときにはダミーコード
を選択して出力し、そうでないときにはＲＯＭ２からの
データを選択して出力する。この出力はインストラクシ
ョンレジスタ６によりラッチされてインストラクション
デコーダ７によりインストラクションコードとして処理
される。よって、通常モードではＲＯＭ２内のプログラ
ムが実行されるが、テストモードではＲＯＭ２からの読
出しは行われてもその実行は行われない。

【００２２】このような構成の下で、ＲＯＭ２の記憶内
容をテストする場合には、先ず、ＩＣ全体をリセットす
る。すると、プログラムカウンタ９がクリアされるか
ら、アドレスバスＡを介して最初のアドレスからインス
トラクションの読出しが行われる。このとき、テスト信
号ＴによりＲＯＭテストモードを選択しておく。する
と、ＲＯＭテストモード信号Ｒが出力されて、外部端子
５を介することにより外部からデータバスＤ上のデータ
をモニタすることが可能である。

【００２３】しかも、このテストモードでは上述の如
く、余分なメモリアクセスやジャンプ，ループはしない
“ＮＯＰ”命令が実行されて次の命令が読出されるの
で、ＲＯＭ２からの１バイトごとのデータの読出しだけ
が行われ、プログラムカウンタ９が“＋１”されつつ順
に進められる。したがって、外部端子５を介してデータ
バスＤ上のデータを、アドレスが一巡する間モニタする
だけで、ＲＯＭ２の記憶内容の全てがモニタできてテス
トされる。その結果、従来の半分のメモリアクセス数で
テストできるので、ＩＣの外部端子を増やすことなく、
内蔵されたＲＯＭの記憶内容の検査が高速に行える。

【００２４】なお、この実施例では、容易に理解するた
めに構成を明瞭なものとすべくマルチプレクサ１０１や
ダミーコード発生回路１０２を設けたが、これによりこ
の発明の構成がこの実施例に限られるというものではな
い。例えば、回路１０１，１０２に代えて、データバス
ラインＤとインストラクションレジスタ６との間にゲー
ト回路を配し、このゲート回路が、通常モードではデー
タバスラインＤ上のデータをインストラクションレジス
タ６に送出し、テストモードではデータバスラインＤ上
のデータをインストラクションレジスタ６に送出しない
で全ビット“０”又は“１”を送出するという構成があ
る。

【００２５】また、回路１０１，１０２を設けなくと
も、インストラクションレジスタ６が、通常モードでは
データバスラインＤ上のデータをラッチしてインストラ
クションレジスタ６に送出し、テストモードではテスト
モード信号Ｒを受けてリセットされて全ビット“０”又
は“１”を送出するという構成等がある。これらの場合
には、この全ビット“０”又は“１”というインストラ
クションコードが、メモリアクセスやジャンプ，ループ
をしないインストラクションに割り当てられていればよ
い。その作用効果は、上述の実施例と同様である。要す
るに、テスト時に、メモリアクセスやジャンプ，ループ
をしないインストラクションのインストラクションコー
ド又はインストラクションコード列が、インストラクシ
ョンデコーダに入力されるという構成であればよい。

【００２６】

【発明の効果】以上の説明から理解できるように、この
発明の構成のマイクロコンピュータにあっては、ＩＣの
外部端子を増やすことなく、ＩＣ内蔵のＣＰＵにおける
データバスラインとインストラクションデコーダとの間
での回路構成の改良により、テスト時に、メモリアクセ
スやジャンプ，ループをしないインストラクションのイ
ンストラクションコードが、インストラクションデコー
ダに入力される。その結果、無駄なメモリサイクルが除
去されて、内蔵ＲＯＭの記憶内容の検査が高速に行える
という効果がある。

【図面の簡単な説明】

【図１】図１は、この発明の構成の１チップのマイクロ
コンピュータの一実施例のブロック図である。

【図２】図２は、従来のマイクロコンピュータのブロッ
ク図である。

【符号の説明】

１ モード信号発生回路 ２ ＲＯＭ ３ ＰＩＯ（パラレルＩ／Ｏ周辺回路） ４ 切換え回路 ５ 外部端子 ６ インストラクションレジスタ（ＩＲ） ７ インストラクションデコーダ（ＩＤ） ８ 演算回路（ＡＬＵ） ９ プログラムカウンタ（ＰＣ） １００ ＣＰＵ １０１ マルチプレクサ（ＭＰＸ） １０２ ダミーコード発生回路（ＮＯＰ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】インストラクションコードを記憶したメモ
   リから読み出されたインストラクションコードのモニタ
   が外部端子を介することで可能なテストモードを有する
   １チップＩＣのマイクロコンピュータにおいて、 前記メモリにアクセスせず且つプログラムカウンタにア
   クセスしないインストラクションのインストラクション
   コードからなるインストラクションコード又はインスト
   ラクションコード列であって前記メモリの１ワードのビ
   ット数に等しいビット数からなるインストラクションコ
   ード又はインストラクションコード列がＩＣ内部で発生
   されてインストラクションデコーダに入力される前記テ
   ストモードを備えることを特徴とするマイクロコンピュ
   ータ。