JPH061817B2 - 相補型電界効果トランジスタ - Google Patents
相補型電界効果トランジスタInfo
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- JPH061817B2 JPH061817B2 JP61277434A JP27743486A JPH061817B2 JP H061817 B2 JPH061817 B2 JP H061817B2 JP 61277434 A JP61277434 A JP 61277434A JP 27743486 A JP27743486 A JP 27743486A JP H061817 B2 JPH061817 B2 JP H061817B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｐチャンネル電界効果トランジスタとｎチャ
ンネル電界効果トランジスタを接続して一体に形成した
相補型電界効果トランジスタに関する。
ンネル電界効果トランジスタを接続して一体に形成した
相補型電界効果トランジスタに関する。
相補型電界効果トランジスタとしては、１枚のシリコン
基板にｐチャンネルＭＯＳＴＥＴとｎチャンネルＭＯＳ
ＦＥＴを集積したＣＭＯＳがよく知られている。第２図
はＣＭＯＳの構造を示し、ｎ型シリコン基板11にｐウエ
ル層１２が設けられ、ｐウエル層中にｎ＋ソース’ドレ
イン拡散層13、他の部分にｐ＋ソース、ドレイン拡散層
１４が設けられている。このようなＣＭＯＳは論理回路
に多く用いられている。
基板にｐチャンネルＭＯＳＴＥＴとｎチャンネルＭＯＳ
ＦＥＴを集積したＣＭＯＳがよく知られている。第２図
はＣＭＯＳの構造を示し、ｎ型シリコン基板11にｐウエ
ル層１２が設けられ、ｐウエル層中にｎ＋ソース’ドレ
イン拡散層13、他の部分にｐ＋ソース、ドレイン拡散層
１４が設けられている。このようなＣＭＯＳは論理回路
に多く用いられている。
現在、論理回路に多く用いられているＣＭＯＳは製造工
程数が大で、コストが高いという欠点がある。そこで安
価な大面積の基板を用いて、多数を同時に製作できる薄
膜トランジスタ技術を利用して相補型電界効果トランジ
スタを製作することが要望されている。
程数が大で、コストが高いという欠点がある。そこで安
価な大面積の基板を用いて、多数を同時に製作できる薄
膜トランジスタ技術を利用して相補型電界効果トランジ
スタを製作することが要望されている。
本発明の目的は、上述の要望に応じて半導体薄膜を用い
た相補型電界効果トランジスタを提供することにある。
た相補型電界効果トランジスタを提供することにある。
〔問題点を解決するための手段〕 上記の目的を達成するために、本発明によれば、相補型
電界効果トランジスタがほぼ真性の半導体薄膜の一面上
に絶縁膜を介して電極を備え、他面上のその電極に対応
する領域にｐ型半導体薄膜およびｎ型半導体薄膜を介し
た電極を二つずつ備え、隣接するｐ型半導体薄膜を介し
た電極とｎ型半導体薄膜を介した電極が接続されたもの
とする。
電界効果トランジスタがほぼ真性の半導体薄膜の一面上
に絶縁膜を介して電極を備え、他面上のその電極に対応
する領域にｐ型半導体薄膜およびｎ型半導体薄膜を介し
た電極を二つずつ備え、隣接するｐ型半導体薄膜を介し
た電極とｎ型半導体薄膜を介した電極が接続されたもの
とする。
ほぼ真性の半導体薄膜の一面上に絶縁膜を介して金属電
極を備え、他面上にドープされた半導体薄膜を介してソ
ース、ドレイン電極を備えた電界効果トランジスタは、
ドープによる導電型により絶縁膜上の電極をゲート電極
とするｐチャネルもしくはｎチャネル電界効果トランジ
スタになるので、ｐ型薄膜上の電極とｎ型薄膜うえの電
極を短絡することにより相補型と電界効果トランジスタ
が構成される。
極を備え、他面上にドープされた半導体薄膜を介してソ
ース、ドレイン電極を備えた電界効果トランジスタは、
ドープによる導電型により絶縁膜上の電極をゲート電極
とするｐチャネルもしくはｎチャネル電界効果トランジ
スタになるので、ｐ型薄膜上の電極とｎ型薄膜うえの電
極を短絡することにより相補型と電界効果トランジスタ
が構成される。
第１図は本発明の一実施例を示す。図において、絶縁基
板１上に被着されたゲート電極２を酸化シリコン膜、窒
化シリコン膜等の絶縁膜を介してａ−SiまたはCdS、ア
モルファステルル等からなるほぼ真性の半導体薄膜４が
被覆している。半導体膜４上のゲート電極２の上方の位
置に、ｐ型半導体膜51，52、ｎ型半導体膜61，62が形成
され、その上に金属電極71，72，73，74が設けられ、金
属電極72，73がリード線８によって接続されている。
板１上に被着されたゲート電極２を酸化シリコン膜、窒
化シリコン膜等の絶縁膜を介してａ−SiまたはCdS、ア
モルファステルル等からなるほぼ真性の半導体薄膜４が
被覆している。半導体膜４上のゲート電極２の上方の位
置に、ｐ型半導体膜51，52、ｎ型半導体膜61，62が形成
され、その上に金属電極71，72，73，74が設けられ、金
属電極72，73がリード線８によって接続されている。
第３図(a)〜(e)は第１図に示した構造の製造工程を示
す。まずガラス基板等の絶縁基板１上にCrその他の金属
あるいはＩＴＯなどからなるゲート電極２を蒸着法によ
って形成した（図ａ）。このゲート電極２のパターンに
蒸着時に金属マスクを用いて形成してもよく、あるいは
パターンが微細な場合はフォトリソグラフィ法を用いて
形成してもよい。
す。まずガラス基板等の絶縁基板１上にCrその他の金属
あるいはＩＴＯなどからなるゲート電極２を蒸着法によ
って形成した（図ａ）。このゲート電極２のパターンに
蒸着時に金属マスクを用いて形成してもよく、あるいは
パターンが微細な場合はフォトリソグラフィ法を用いて
形成してもよい。
次いで、ゲート電極２上にSiN膜からなる絶縁膜３を、N
H3ガスとSiH4ガスを２：１〜10：１の割合で混合したも
のを１〜10Torrの真空中でグロー放電分解することによ
って1000〜5000Å厚に堆積する。次に、SiH4ガスをグロ
ー放電分解することによりａ−Si膜を２００Å〜１μm
程度の厚さに積層する。SiH4ガスにジボラン(B2H6)を１
〜１００ppm混合することによりオン、オフ比を向上さ
せることができた。つづいて、SiH4ガスにフォスフィン
(PH3)を１％混合したものをグロー放電分離することに
より、ｎ型ａ−Si膜60を２００〜５００Å厚に堆積す
る。この絶縁膜３、ａ−Si膜４、ｎ型ａ−Si膜60はガス
の切り換えにより順次積層することができる。これらの
パターニングについても、粗いパターニングの場合は金
属マスクを用い、微細パターンの場合はフォトリソグラ
フィ法を用いる。このフォトリングラフィ法の場合、所
望の形状にフォトレジストを塗布パターニングし、SF6
ガスを0.1〜2Torrの状態をグロー放電することによりａ
−Si膜４または６０、SiN膜３のエッチングを行った。
次に、Crのスパッタリングにより金属電極73，74を形成
した（図ｂ）。このCr電極形成後、SF6ガスを用いて10
〜20秒プラズマエッチングすることによりｎ型ａ−Si膜
60をエッチングし、金属電極の下のみｎ型ａ−Si膜61，
62を残した（図ｃ）。
H3ガスとSiH4ガスを２：１〜10：１の割合で混合したも
のを１〜10Torrの真空中でグロー放電分解することによ
って1000〜5000Å厚に堆積する。次に、SiH4ガスをグロ
ー放電分解することによりａ−Si膜を２００Å〜１μm
程度の厚さに積層する。SiH4ガスにジボラン(B2H6)を１
〜１００ppm混合することによりオン、オフ比を向上さ
せることができた。つづいて、SiH4ガスにフォスフィン
(PH3)を１％混合したものをグロー放電分離することに
より、ｎ型ａ−Si膜60を２００〜５００Å厚に堆積す
る。この絶縁膜３、ａ−Si膜４、ｎ型ａ−Si膜60はガス
の切り換えにより順次積層することができる。これらの
パターニングについても、粗いパターニングの場合は金
属マスクを用い、微細パターンの場合はフォトリソグラ
フィ法を用いる。このフォトリングラフィ法の場合、所
望の形状にフォトレジストを塗布パターニングし、SF6
ガスを0.1〜2Torrの状態をグロー放電することによりａ
−Si膜４または６０、SiN膜３のエッチングを行った。
次に、Crのスパッタリングにより金属電極73，74を形成
した（図ｂ）。このCr電極形成後、SF6ガスを用いて10
〜20秒プラズマエッチングすることによりｎ型ａ−Si膜
60をエッチングし、金属電極の下のみｎ型ａ−Si膜61，
62を残した（図ｃ）。
さらにSiH4ガスに約１％ジボラン(B2H6)を加えたものを
グロー放電分解することにより、ｐ型ａ−Si膜50を200
〜500Å厚に形成した。この上に、金属電極パターン7
1，72を形成すべくCr膜を1000〜5000Å厚にスパッタリ
ング法により形成した（図４）。
グロー放電分解することにより、ｐ型ａ−Si膜50を200
〜500Å厚に形成した。この上に、金属電極パターン7
1，72を形成すべくCr膜を1000〜5000Å厚にスパッタリ
ング法により形成した（図４）。
このあと、SF6ガスを用いて10〜20秒プラズマエッチン
グすることにより、ｐ型ａ−Si膜50をエッチングし、金
属電極71，72の下のみｐ型ａ−Si膜51〜52を残した（図
ｅ）。
グすることにより、ｐ型ａ−Si膜50をエッチングし、金
属電極71，72の下のみｐ型ａ−Si膜51〜52を残した（図
ｅ）。
このように形成された二つの電界効果トランジスタのう
ち、ゲート電極２と電極73，74の間に形成されるｎチャ
ネル電界効果トランジスタは第４図のような特性を有す
る。第４図はドレイン電極74に印加されるドレイン電極
ＶＰをパラメータとしてゲート電極２に印加されるゲー
ト電圧ＶＧに対してドレイン電流を示したものであり、
105程度のオン、オフ比が得られている。このトランジ
スタのドレイン電圧ＶＤをソース電位に対して負電位と
した場合のドレイン電流は第５図に示す。但し電流方向
は第４図の場合と逆である。ゲート電圧ＶＧもソース電
位を基準としたものである。この場合は、ゲート電圧０
においてもドレイン電流は第４図と異なりオフ状態にな
っていない。この点について種々検討した結果、この電
界効果トランジスタの特性は、実効ゲート電圧がＶＧ−
ＶＤで動作していることが明らかにあった。すなわち、
ソース、ドレインの電位を比較した場合、低い方を基準
としてゲート電圧を見直したもので動作している。
ち、ゲート電極２と電極73，74の間に形成されるｎチャ
ネル電界効果トランジスタは第４図のような特性を有す
る。第４図はドレイン電極74に印加されるドレイン電極
ＶＰをパラメータとしてゲート電極２に印加されるゲー
ト電圧ＶＧに対してドレイン電流を示したものであり、
105程度のオン、オフ比が得られている。このトランジ
スタのドレイン電圧ＶＤをソース電位に対して負電位と
した場合のドレイン電流は第５図に示す。但し電流方向
は第４図の場合と逆である。ゲート電圧ＶＧもソース電
位を基準としたものである。この場合は、ゲート電圧０
においてもドレイン電流は第４図と異なりオフ状態にな
っていない。この点について種々検討した結果、この電
界効果トランジスタの特性は、実効ゲート電圧がＶＧ−
ＶＤで動作していることが明らかにあった。すなわち、
ソース、ドレインの電位を比較した場合、低い方を基準
としてゲート電圧を見直したもので動作している。
ゲート電極２と電極71〜72の間に形成されるｐチャンネ
ル電界効果トランジスタは、前記のｎチャンネル電界効
果トランジスタと電圧を逆にしたと同様の動作特性を示
す。
ル電界効果トランジスタは、前記のｎチャンネル電界効
果トランジスタと電圧を逆にしたと同様の動作特性を示
す。
この両トランジスタの電極72，73をリード線８によって
接続しこれを出力とし、電極74を接地し電極71に10Ｖを
加え、ゲート電極２に＋10Ｖの電圧を印加した時、出力
電位０Ｖを得た。またゲート電圧を０Ｖとしたとき出力
電圧10Vを得た。すなわち、相補型薄膜トランジスタの
インバータ動作特性を得た。
接続しこれを出力とし、電極74を接地し電極71に10Ｖを
加え、ゲート電極２に＋10Ｖの電圧を印加した時、出力
電位０Ｖを得た。またゲート電圧を０Ｖとしたとき出力
電圧10Vを得た。すなわち、相補型薄膜トランジスタの
インバータ動作特性を得た。
第６図に本発明の第二の実施例を示す。第一の実施例と
共通の部分は同一の符号で示した。第７図は第二の実施
例の製造工程のうち第３図(d)に対応する部分に示す。
すなわち、電極パターン72を金属電極73上に重ねて形成
したものである。この次にｐ型層を電極71，72の部分を
除いて同様の方法で除去する。こうして自動的に電極72
と73が接続された形となる。相補型薄膜トランジスタと
しては第一の実施例と同様の特性を示した。
共通の部分は同一の符号で示した。第７図は第二の実施
例の製造工程のうち第３図(d)に対応する部分に示す。
すなわち、電極パターン72を金属電極73上に重ねて形成
したものである。この次にｐ型層を電極71，72の部分を
除いて同様の方法で除去する。こうして自動的に電極72
と73が接続された形となる。相補型薄膜トランジスタと
しては第一の実施例と同様の特性を示した。
第一の実施例の変形例を第８に示す。第９図はその製造
工程のうち、第３図と異なる部分を示したものである。
この実施例の特徴は、各トランジスタのノンドープａ−
Si膜４を切断し、それぞれのトランジスタにａ−Si層4
1，42を形成したものである。このため第３図(a)の工程
の次に第９図(a)の工程がはいる。この工程は、ノンド
ープａ−Si層４、ｎ型ａ−Si層６０をパターニングし4
1，42を形成する工程である。次に、第９図(b)の工程に
移るが、このときａ−Si層42上にCr等の金属電極パター
ン73，74を形成した。以下は第３図(c)，(d)，(e)の工
程と同様であり、電極72と73を端子８で接続し、電極74
を接地電位、電極71をＶDDとし、ゲート電極２に加える
電位により、インバータ動作をする点は第一の実施例と
変わらない。
工程のうち、第３図と異なる部分を示したものである。
この実施例の特徴は、各トランジスタのノンドープａ−
Si膜４を切断し、それぞれのトランジスタにａ−Si層4
1，42を形成したものである。このため第３図(a)の工程
の次に第９図(a)の工程がはいる。この工程は、ノンド
ープａ−Si層４、ｎ型ａ−Si層６０をパターニングし4
1，42を形成する工程である。次に、第９図(b)の工程に
移るが、このときａ−Si層42上にCr等の金属電極パター
ン73，74を形成した。以下は第３図(c)，(d)，(e)の工
程と同様であり、電極72と73を端子８で接続し、電極74
を接地電位、電極71をＶDDとし、ゲート電極２に加える
電位により、インバータ動作をする点は第一の実施例と
変わらない。
なおこれまでの工程において、真性ａ−Si膜４，41，42
上に最初ｎ型膜60を形成したが、まずｐ型層50を形成す
るというようにｐ型層、ｎ型層の形成順序を加えても差
はなかった。
上に最初ｎ型膜60を形成したが、まずｐ型層50を形成す
るというようにｐ型層、ｎ型層の形成順序を加えても差
はなかった。
第１０図に第三の実施例を示す。(a)は平面図、(b)は
(a)のＡ−A′線での矢視断面図、(c)はＢ−B′線での矢
視断面図である。第１図と共通の部分については同一の
符号で示した。この実施例ではガラス等の基板１上に金
属電極（ゲート電極）21，22を図(a)の破線のように形
成する。この上にSiＮ等の絶縁膜３、ノンドープａ−Si
膜４、ｎ型ａ−Si膜を順次形成する。さらに、その上に
Cr等の金属電極でパターン73，74，75を形成する。電極
パターン73はゲート電極21，22にまたがって形成され
る。このゲート電極をマスクとしてｎ型膜をエッチング
後、ｐ型膜を形成し、金属電極パターン71，72を図のよ
うに形成する。電極72は電極73および75上に重ねるよう
に形成され、それぞれの電極を電気的に接続する。次に
この電極パターンをマスクとしてｐ型膜のエッチングを
行う。
(a)のＡ−A′線での矢視断面図、(c)はＢ−B′線での矢
視断面図である。第１図と共通の部分については同一の
符号で示した。この実施例ではガラス等の基板１上に金
属電極（ゲート電極）21，22を図(a)の破線のように形
成する。この上にSiＮ等の絶縁膜３、ノンドープａ−Si
膜４、ｎ型ａ−Si膜を順次形成する。さらに、その上に
Cr等の金属電極でパターン73，74，75を形成する。電極
パターン73はゲート電極21，22にまたがって形成され
る。このゲート電極をマスクとしてｎ型膜をエッチング
後、ｐ型膜を形成し、金属電極パターン71，72を図のよ
うに形成する。電極72は電極73および75上に重ねるよう
に形成され、それぞれの電極を電気的に接続する。次に
この電極パターンをマスクとしてｐ型膜のエッチングを
行う。
この半導体装置の等価回路は該当部分に第１０図の符号
を付した第１１図の通りで、電極71に約10ＶのＶDDを印
加し、電極74を接地、電極75を出力とする。そして二つ
のゲート電極21，22を入力すると２入力ＮＡＮＤの回路
が形成できる。また、ｎ型層とｐ型層を逆の順序で形成
し、電極71を接地、電極75を出力、電極74をＶＤＤとす
ると、第１２図に示すように電極21，22をその入力とす
るＮＯＲ回路を構成できる。
を付した第１１図の通りで、電極71に約10ＶのＶDDを印
加し、電極74を接地、電極75を出力とする。そして二つ
のゲート電極21，22を入力すると２入力ＮＡＮＤの回路
が形成できる。また、ｎ型層とｐ型層を逆の順序で形成
し、電極71を接地、電極75を出力、電極74をＶＤＤとす
ると、第１２図に示すように電極21，22をその入力とす
るＮＯＲ回路を構成できる。
第１３図は第四の実施例である。(a)はその平面図、(b)
は(a)のＡ−A′線での矢視断面図、(c)はＢ−B′線での
矢視断面図である。
は(a)のＡ−A′線での矢視断面図、(c)はＢ−B′線での
矢視断面図である。
この半導体装置は、ガラス基板１上に金属電極（ゲート
電極）21，22を(a)の破線のように形成する。この上にS
iN等の絶縁膜３、ノンドープａ−Si膜４、ｎ型ａ−Si膜
を順次形成した後、このノンドープａ−Si膜４、ｎ型ａ
−Si膜をノンドープａ−Si膜41，42で示される形状にパ
ターニングする。以降は、第三の実施例と同様のプロセ
スを経たものである。この結果、電極73と74の間隔91も
しくは73と75の間隔92が小さい場合においてもリーク電
流が小さい半導体装置を形成することができ、小さいパ
ターンでのＮＡＮＤゲートの素子形成が容易となった。
電極）21，22を(a)の破線のように形成する。この上にS
iN等の絶縁膜３、ノンドープａ−Si膜４、ｎ型ａ−Si膜
を順次形成した後、このノンドープａ−Si膜４、ｎ型ａ
−Si膜をノンドープａ−Si膜41，42で示される形状にパ
ターニングする。以降は、第三の実施例と同様のプロセ
スを経たものである。この結果、電極73と74の間隔91も
しくは73と75の間隔92が小さい場合においてもリーク電
流が小さい半導体装置を形成することができ、小さいパ
ターンでのＮＡＮＤゲートの素子形成が容易となった。
本発明によれば、ほぼ真性の半導体薄膜の一面に絶縁膜
を介してゲート電極を形成し、他面のゲート電極に対向
する領域に島状ｐ型半導体薄膜上のソース、ドレイン電
極、島状Ｎ型半導体薄膜上のソース、ドレイン電極を２
個ずつ形成して隣接するｐ型半導体薄膜上の電極とＮ型
半導体薄膜上の電極とを接続することにより、相補型電
界トランジスタを半導体薄膜を用いて構成でき、駆動電
流が大きいため高速動作が期待できる。さらに、この相
補型電界効果トランジスタは安価な大面積の基板上の共
通の半導体薄膜上に簡単にパターンで多数製作でき、材
料費も低く、また従来のＣＭＯＳのようにウエル層を形
成する必要もないので、低いコストで製造できる利点を
有する。
を介してゲート電極を形成し、他面のゲート電極に対向
する領域に島状ｐ型半導体薄膜上のソース、ドレイン電
極、島状Ｎ型半導体薄膜上のソース、ドレイン電極を２
個ずつ形成して隣接するｐ型半導体薄膜上の電極とＮ型
半導体薄膜上の電極とを接続することにより、相補型電
界トランジスタを半導体薄膜を用いて構成でき、駆動電
流が大きいため高速動作が期待できる。さらに、この相
補型電界効果トランジスタは安価な大面積の基板上の共
通の半導体薄膜上に簡単にパターンで多数製作でき、材
料費も低く、また従来のＣＭＯＳのようにウエル層を形
成する必要もないので、低いコストで製造できる利点を
有する。
第１図は本発明の第一の実施例の断面図、第２図は従来
のＣＭＯＳの断面図、第３図は第１図の半導体装置の製
造工程を順次示す断面図、第４図、第５図は単一薄膜電
界効果トランジスタの特性線図、第６図は本発明の第二
の実施例の断面図、第７図はその製造工程中における断
面図、第８図は本発明の第一の実施例の変形例の断面
図、第９図はその製造工程中の２段階における断面図、
第１０図は本発明の第三の実施例を示し、(a)は平面
図、(b)は(a)のＡ−A′線、(c)はＢ−B′線の矢視断面
図、第１１図，第１２図は第三の実施例の等価回路図、
第１３図は本発明の第四の実施例を示し、(a)は平面
図、(b)は(a)のＡ−A′線、(c)はＢ−B′線の矢視断面
図である。 １：絶縁基板、２，21，22：ゲート電極、３：絶縁膜、
４，41，42：ノンドープ半導体膜、51，52：ｐ型半導体
膜、61，62：ｎ型半導体膜、71，72，73，74：金属電
極。
のＣＭＯＳの断面図、第３図は第１図の半導体装置の製
造工程を順次示す断面図、第４図、第５図は単一薄膜電
界効果トランジスタの特性線図、第６図は本発明の第二
の実施例の断面図、第７図はその製造工程中における断
面図、第８図は本発明の第一の実施例の変形例の断面
図、第９図はその製造工程中の２段階における断面図、
第１０図は本発明の第三の実施例を示し、(a)は平面
図、(b)は(a)のＡ−A′線、(c)はＢ−B′線の矢視断面
図、第１１図，第１２図は第三の実施例の等価回路図、
第１３図は本発明の第四の実施例を示し、(a)は平面
図、(b)は(a)のＡ−A′線、(c)はＢ−B′線の矢視断面
図である。 １：絶縁基板、２，21，22：ゲート電極、３：絶縁膜、
４，41，42：ノンドープ半導体膜、51，52：ｐ型半導体
膜、61，62：ｎ型半導体膜、71，72，73，74：金属電
極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｘ
Claims (1)
- 【請求項１】ほぼ真性の半導体薄膜の一面上に絶縁膜を
介して電極を備え、他面上の該電極に対向する領域にｐ
型半導体薄膜およびｎ型半導体薄膜を介した電極を二つ
ずつ備え、隣接するｐ型半導体薄膜を介した電極とｎ型
半導体薄膜を介した電極が接続されたことを特徴とする
相補型電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277434A JPH061817B2 (ja) | 1986-11-20 | 1986-11-20 | 相補型電界効果トランジスタ |
| US07/122,114 US4920392A (en) | 1986-11-20 | 1987-11-18 | Complementary field effect transistor and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277434A JPH061817B2 (ja) | 1986-11-20 | 1986-11-20 | 相補型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63129658A JPS63129658A (ja) | 1988-06-02 |
| JPH061817B2 true JPH061817B2 (ja) | 1994-01-05 |
Family
ID=17583507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277434A Expired - Lifetime JPH061817B2 (ja) | 1986-11-20 | 1986-11-20 | 相補型電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920392A (ja) |
| JP (1) | JPH061817B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196912A (en) * | 1988-10-28 | 1993-03-23 | Casio Computer Co., Ltd. | Thin film transistor having memory function and method for using thin film transistor as memory element |
| US5095347A (en) * | 1990-08-01 | 1992-03-10 | Motorola, Inc. | Plural transistor silicon on insulator structure with shared electrodes |
| JP2581411B2 (ja) * | 1993-09-14 | 1997-02-12 | 日本電気株式会社 | 半導体記憶回路装置及びその製造方法 |
| JP2008220447A (ja) * | 2007-03-09 | 2008-09-25 | Kyowa Nasta Co Ltd | 室内用物干し装置 |
| DE102013222993A1 (de) | 2013-11-12 | 2015-05-28 | Robert Bosch Gmbh | Scheibenwischvorrichtung |
| DE102014214579A1 (de) | 2014-07-24 | 2016-01-28 | Robert Bosch Gmbh | Scheibenwischvorrichtung |
| FR3106548B1 (fr) * | 2020-01-28 | 2022-10-28 | Valeo Systemes Dessuyage | Essuyage pour petite surface |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3378783A (en) * | 1965-12-13 | 1968-04-16 | Rca Corp | Optimized digital amplifier utilizing insulated-gate field-effect transistors |
| US4686553A (en) * | 1985-08-02 | 1987-08-11 | General Electric Company | Low capacitance amorphous silicon field effect transistor structure |
-
1986
- 1986-11-20 JP JP61277434A patent/JPH061817B2/ja not_active Expired - Lifetime
-
1987
- 1987-11-18 US US07/122,114 patent/US4920392A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63129658A (ja) | 1988-06-02 |
| US4920392A (en) | 1990-04-24 |
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