JPH06181293A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH06181293A
JPH06181293A JP4333232A JP33323292A JPH06181293A JP H06181293 A JPH06181293 A JP H06181293A JP 4333232 A JP4333232 A JP 4333232A JP 33323292 A JP33323292 A JP 33323292A JP H06181293 A JPH06181293 A JP H06181293A
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insulating film
mos
transistor
forming
type
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JP4333232A
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Japanese (ja)
Inventor
Hideki Misawa
秀樹 三澤
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PURPOSE: To maintain breakdown strength of a high voltage transistor high while holding a driving capacity of a normal transistor by differentiating widths of sidewall insulating films of a MOS transistor.
CONSTITUTION: A polycrystalline silicon film 206 is formed on a field insulating film 202, insulating films 203, 205 formed on a semiconductor substrate 201, conductive impurity is ion implanted to reduce its resistance, and a gate electrode is formed by etching. Then, a source offset 207 and a drain offset 208 of a high voltage transistor and offsets 209, 210 of source and drain of a normal transistor are formed by implanting impurity. An insulating film 211 is formed on an entire surface, photoresist 212 is formed on a high voltage transistor forming region, and the film 211 out of this region is etched to reduce its thickness. Then, the resist 212 is removed, and the film 211 remains on a sidewall of the electrode 206 by etching. Thus, an insulating film can be formed thickly on the sidewall of the high voltage gate electrode.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体装置とその製造方法に関する。 The present invention relates to a method for manufacturing the same semiconductor device.

【0002】 [0002]

【従来の技術】 BACKGROUND OF THE INVENTION

(従来技術1)従来のMOS型高電圧用トランジスタとMOS型トランジスタを有する半導体装置は図8のようであった。 (Prior art 1) a semiconductor device having a conventional MOS-type high-voltage transistor and the MOS type transistor were shown in FIG. 8.

【0003】半導体基板801上にフィールド絶縁膜8 [0003] The field insulating film 8 on the semiconductor substrate 801
02が形成されており、前記MOS型高電圧用トランジスタを形成する半導体基板801上には、第1ゲート絶縁膜803が形成されており、前記第1ゲート絶縁膜8 02 are formed on the semiconductor substrate 801 to form the MOS-type high-voltage transistor has a first gate insulating film 803 is formed, the first gate insulating film 8
03上には前記MOS型高電圧用トランジスタのゲート電極805が形成されており、前記MOS型高電圧用トランジスタのゲート電極805の側壁には第1サイドウォール絶縁膜807が形成されており、前記MOS型トランジスタを形成する半導体基板801上には、第2ゲート絶縁膜804が形成されており、前記第2ゲート絶縁膜804上には前記MOS型通常トランジスタのゲート電極806が形成されており、前記MOS型通常トランジスタのゲート電極806の側壁には第2サイドウォール絶縁膜808が形成されており、前記MOS型高電圧用トランジスタのゲート電極と前記MOS型トランジスタのゲート電極は、同じ厚さであり、前記第1サイドウォール絶縁膜807の幅と前記第2サイドウォール絶縁膜808の幅は On 03 is formed with a gate electrode 805 of the MOS-type high-voltage transistor, the side walls of the gate electrode 805 of the MOS-type high-voltage transistor is formed first sidewall insulating film 807, the on the semiconductor substrate 801 to form an MOS-type transistor has a second gate insulating film 804 is formed, on the second gate insulating film 804 is formed a gate electrode 806 of the MOS type typically transistors, on the side walls of the gate electrode 806 of the MOS type normally transistor is formed a second side wall insulating film 808, a gate electrode of the MOS transistor and the gate electrode of the MOS-type high-voltage transistor is the same thickness as There, the width of the first side wall 2 width and the second insulating film 807 sidewall insulating film 808 同じである。 It is the same. そして、前記MOS型高電圧用トランジスタのソースオフセット809、ドレインオフセット810、ソース813、ドレイン81 Then, the source offset 809 of a MOS-type high-voltage transistor, the drain offset 810, source 813, drain 81
4、及び前記MOS型トランジスタのソースオフセット811、ドレインオフセット812、ソース815、ドレイン816が形成されている。 4, and the source offset 811 of the MOS transistor, the drain offset 812, source 815, drain 816 is formed.

【0004】次に従来の半導体装置の製造方法を簡単に説明する。 [0004] Next will be briefly described a method of manufacturing the conventional semiconductor device. 従来の半導体装置の製造方法は、図9(a) Conventional method of manufacturing a semiconductor device, FIG. 9 (a)
から図9(e)にある様であった。 From was like in Figure 9 (e).

【0005】まず、図9(a)の如く、半導体基板90 [0005] First, as FIG. 9 (a), the semiconductor substrate 90
1上にシリコン窒化膜を所定形に形成する。 Forming a silicon nitride film in a predetermined shape on 1. そして熱酸化を行いフィールド絶縁膜902を形成する。 And forming a field insulating film 902 by thermal oxidation. 前記フィールド絶縁膜902は600nmから800nm程度形成する。 The field insulating film 902 is 800nm ​​approximately formed from 600 nm. 前記窒化膜を除去し、熱酸化法により前記半導体基板901上に第1絶縁膜903を形成する。 The nitride film is removed to form a first insulating film 903 on the semiconductor substrate 901 by thermal oxidation. たとえば、1000度の酸素濃度40%の乾燥雰囲気中で酸化し、前記第1絶縁膜903を30nm程度形成する。 For example, it oxidized in an oxygen concentration of 40% dry atmosphere at 1000 degrees and 30nm about forming the first insulating film 903. 次に、フォト及びエッチング法を用い、前記MOS型高電圧用トランジスタを形成する領域にのみフォトレジスト904を残し、前記通常トランジスタを形成する領域に形成された前記第1絶縁膜903を除去する。 Then, using a photo and etching process to leave the photoresist 904 only in the region for forming the MOS type high-voltage transistor, removing the normal first insulating film 903 formed in the region for forming the transistor.

【0006】次に、図9(b)の如く、前記フォトレジスト904を除去し、熱酸化法により、MOS型通常トランジスタを形成する領域の前記シリコン基板901上に第2絶縁膜905を形成する。 [0006] Next, as FIG. 9 (b), removing the photoresist 904, by thermal oxidation, to form a second insulating film 905 on the silicon substrate 901 in the region for forming the MOS type normal transistor . 例えば、1000度の酸素濃度40%の乾燥雰囲気中で酸化し、前記第1絶縁膜903を35nm程度まで形成し、前記第2絶縁膜9 For example, oxidized in 1000 ° oxygen concentration of 40% dry atmosphere, the first insulating film 903 is formed to about 35 nm, the second insulating film 9
05を15nm程度形成する。 05 is formed to a thickness of about 15nm. この前記第1絶縁膜90 The first insulating film 90
3を前記高電圧用トランジスタのゲート絶縁膜として用い、前記第2絶縁膜905を前記MOS型通常トランジスタのゲート絶縁膜として用いる。 Using 3 as the gate insulating film of the high-voltage transistor, using said second insulating film 905 as a gate insulating film of the MOS type normal transistor.

【0007】次に、図9(c)の如く、前記フィールド絶縁膜902及び前記第1絶縁膜903、及び前記第2 [0007] Next, as shown in FIG. 9 (c), the said field insulating film 902 and the first insulating film 903, and the second
絶縁膜905上に、CVD法により多結晶シリコン膜9 On the insulating film 905, the polycrystalline silicon film 9 by a CVD method
06を200nm程度形成する。 06 is formed to a thickness of about 200nm. 通常モノシランガスを620度前後で熱分解させ、前記多結晶シリコン906 To thermally decompose the normal monosilane 620 degrees before and after, the polycrystalline silicon 906
を堆積させる。 The deposit. そしてこの前記第1多結晶シリコン膜9 And the first polycrystalline silicon film 9
06を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1×10 15から1×10 16 atoms・c 06 in order to reduce the resistance of, for example, Group 5 elements (e.g. conductive impurity such as phosphorus element or arsenic) by ion implantation, 1 × 10 15 from 1 × 10 16 atoms · c
-2程度注入する。 m is injected about -2.

【0008】次に、図9(d)の如く、フォト及びエッチング法により前記多結晶シリコン膜906の不要な部分を取り除く。 [0008] Next, as shown in FIG. 9 (d), the by photo and etching remove unwanted portions of the polycrystalline silicon film 906. そして、イオン打ち込み法を用いて、燐や砒素などの不純物を注入し,前記MOS型高電圧用トランジスタのソースオフセット907とドレインオフセット908、及び前記MOS型通常トランジスタのソースオフセット909とドレインオフセット910を形成する。 Then, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, the source offset 907 and the drain offset 908 of the MOS-type high-voltage transistor, and the source offset 909 and the drain offset 910 of the MOS type normal transistor Form.

【0009】次に図9(e)の如く、前記フィールド絶縁膜902、及び前記第1絶縁膜903及び前記第2絶縁膜905及び、前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型通常トランジスタのゲート電極上に第3絶縁膜911をCVD法により、250 [0009] Next as shown in FIG. 9 (e), the said field insulating film 902, and the first insulating layer 903 and the second insulating film 905 and the gate electrode of the MOS-type high-voltage transistor, and the MOS type by ordinary CVD method of the third insulating film 911 on the gate electrode of the transistor 250
nm程度形成する。 To nm about formation. 例えば、前記第3絶縁膜911は高温CVD法(700℃から900℃程度)により、シリコン酸化膜を用いる。 For example, the third insulating film 911 by a high-temperature CVD method (about 900 ° C. from 700 ° C.), a silicon oxide film. そして、エッチング法により、前記多結晶シリコン膜906の側壁にのみ前記第3絶縁膜911を残す。 Then, by etching only the side walls of the polycrystalline silicon film 906 to leave the third insulation film 911. この前記第3絶縁膜911が、前記MO The third insulating film 911, the MO
S型高電圧用トランジスタ及び前記MOS型通常トランジスタのサイドウォール絶縁膜になる。 Become the sidewall insulating film of the S-type high-voltage transistor and the MOS-type normal transistor. 前記第3絶縁膜911のエッチングは、例えば、反応室にガスを導入し、平行に置かれた電極の間に高周波を印加してガスをプラズマ化し、エッチングを行うRIE型ドライエッチング装置を用いて、装置内の圧力を例えば200mTo The etching of the third insulating film 911, for example, the reaction chamber by introducing gas, by applying a high frequency between parallel placed electrodes into plasma gas, using a RIE type dry etching apparatus for etching , the pressure in the apparatus example 200mTo
rr、印加RFパワーの大きさを例えば800W、エッチングプロセスガスを例えばCHF 3 100sccm rr, size, for example, 800W of the applied RF power, the etch process gas, for example, CHF 3 100 sccm
と例えばC 26 25sccm、チャンバー温度を例えば15℃の条件でエッチングを行うと、シリコン酸化膜のエッチング速度は450nm/minで、例えば終点判定後、オーバーエッチングを5%でエッチングを行う。 Preparative example C 2 F 6 25 sccm, the etching is performed under the conditions of the chamber temperature, for example 15 ° C., carried out at an etching rate of the silicon oxide film is 450 nm / min, for example, after the end point determination, the etching overetching 5%. これにより、前記MOS型高電圧用トランジスタ及び前記MOS型通常トランジスタのサイドウォール絶縁膜の幅が片側0.2μm程度になる。 Thus, the width of the MOS-type high-voltage transistor and the sidewall insulating film of the MOS-type normal transistor is about one 0.2 [mu] m.

【0010】最後にイオン打ち込み法を用い、燐や砒素などの不純物を注入し,前記MOS型高電圧用トランジスタのソース912とドレイン913、及び前記MOS [0010] Finally, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, the MOS-type source 912 and drain 913 of the high-voltage transistors, and the MOS
型通常トランジスタのソース914とドレイン915を形成する。 Type usually to form a source 914 and drain 915 of the transistor.

【0011】以上が従来技術の半導体装置とその製造方法である。 [0011] The above is the method of manufacturing the prior art semiconductor device.

【0012】(従来の技術2)フローティングゲートとコントロールゲートとを有するMOS型トランジスタ構造をなし、前記フローティングゲートへの電荷の注入状態の如何によって、前記コントロールゲートの前記MO [0012] None of the MOS transistor structure having a (prior art 2) floating gate and a control gate, depending upon which the injection state of charge to the floating gate, the MO of the control gate
Sトランジスタの特性の制御しきい値電圧が変化する半導体記憶素子、及び前記半導体記憶素子を駆動する為のMOS型高電圧用トランジスタとMOS型通常トランジスタを有する従来の半導体装置は図10のようであった。 The semiconductor memory device control threshold voltage characteristics of the S transistor changes, and the conventional semiconductor device having a MOS-type high-voltage transistor and the MOS-type normal transistors for driving the semiconductor memory device are like Figure 10 there were.

【0013】半導体基板1001上には、フィールド絶縁膜1002が形成されており、前記半導体記憶素子を形成する前記半導体基板1001上には、第1絶縁膜1 [0013] On the semiconductor substrate 1001 has a field insulating film 1002 is formed, on the semiconductor substrate 1001 to form the semiconductor memory device, the first insulating film 1
003が形成されており、前記第1絶縁膜1003上には第1導体層(フローティングゲート)1006が形成されており、前記第1導体層1006上には、第4絶縁膜1007が形成されており、前記第4絶縁膜1007 003 is formed, the on the first insulating film 1003 is formed first conductive layer (floating gate) 1006, on the first conductive layer 1006, the fourth insulating film 1007 is formed cage, wherein the fourth insulating film 1007
上には第2導体層(コントロールゲート)1008が形成されており、前記第1導体層1006、及び前記第4 The upper is formed with a second conductive layer (control gate) 1008, the first conductor layer 1006, and the fourth
絶縁膜1007、及び前記第2導体層1008の側壁には、サイドウォール絶縁膜1011が形成されている。 Insulating film 1007, and a sidewall of the second conductive layer 1008, the sidewall insulating film 1011 is formed.
前記MOS型通常トランジスタを形成する半導体基板1 Semiconductor substrate 1 to form the MOS-type normal transistor
001上には、第2絶縁膜1004が形成されており、 On 001, a second insulating film 1004 is formed,
前記第2絶縁膜1004上には、前記MOS型通常トランジスタのゲート電極1009が形成されており、前記MOS型通常トランジスタのゲート電極1009の側壁には、サイドウォール絶縁膜1012が形成されている。 Wherein on the second insulating film 1004, the which gate electrode 1009 is formed of the MOS normal transistors, on the side wall of the gate electrode 1009 of the MOS type normally transistor, the side wall insulating film 1012 is formed. 前記MOS型高電圧用トランジスタを形成する半導体基板1001上には、第3絶縁膜1005が形成されており、前記第3絶縁膜1005上には、前記MOS型高電圧用トランジスタのゲート電極1010が形成されており、前記MOS型高電圧用トランジスタのゲート電極1010の側壁には、サイドウォール絶縁膜1013 On the semiconductor substrate 1001 to form the MOS-type high-voltage transistor, the third insulating film 1005 is formed, on the third insulating film 1005, the gate electrode 1010 of the MOS-type high-voltage transistor are formed on the sidewalls of the gate electrode 1010 of the MOS-type high-voltage transistor, the side wall insulating film 1013
が形成されている。 There has been formed. そして、前記半導体記憶素子のソース1014とドレイン1015、及び前記MOS型通常トランジスタのソースオフセット1016とドレインオフセット1017とソース1020とドレイン102 Then, the semiconductor source 1014 and the drain 1015 of the memory element, and the MOS-type normal source offset 1016 and the drain offset 1017 and the source 1020 and drain 102 of the transistor
1、及び前記MOS型高電圧用トランジスタのソースオフセット1018とドレインオフセット1019とソース1022とドレイン1023が形成されている。 1, and the MOS-type high source offset 1018 of voltage transistor and the drain offset 1019 and the source 1022 and drain 1023 is formed. そして、前記MOS型通常トランジスタのゲート電極100 The gate electrode 100 of the MOS type normal transistor
9と前記MOS型高電圧用トランジスタのゲート電極1 9 and the gate electrode 1 of the MOS-type high-voltage transistor
010は同じ厚さをしており、前記MOS型通常トランジスタのサイドウォール絶縁膜1012の幅と前記MO 010 has the same thickness, the width of the MOS-type normal transistor sidewall insulating film 1012 MO
S型高電圧用トランジスタのサイドウォール絶縁膜10 Sidewall insulating film 10 of the S-type high-voltage transistor
13の幅は同じであることを特徴としていた。 Width of 13 was characterized by the same.

【0014】次に従来の半導体装置の製造方法の−例を図11(a)から図11(h)により詳細に説明する。 [0014] Next the method of manufacturing the conventional semiconductor device - is described an example from FIG. 11 (a) to FIG. 11 (h) in greater detail.

【0015】まず、図11(a)の如く半導体基板11 [0015] First, the semiconductor substrate 11 as shown Fig. 11 (a)
01上にシリコン窒化膜を所定形に形成する。 Forming a silicon nitride film in a predetermined shape on 01. そして熱酸化を行いフィールド絶縁膜1102を形成する。 And forming a field insulating film 1102 by thermal oxidation. 前記フィールド絶縁膜1101は600nmから800nm 800nm ​​from the field insulating film 1101 600nm
程度形成する。 To the extent formation. 前記窒化膜を除去し、熱酸化法により前記半導体基板1101上に第1絶縁膜1103を形成する。 The nitride film is removed to form a first insulating film 1103 over the semiconductor substrate 1101 by thermal oxidation. たとえば、1000度の酸素濃度40%の乾燥雰囲気中で酸化する。 For example, oxidation at 1000 ° oxygen concentration of 40% in a dry atmosphere. 前記第1絶縁膜1103はEPROM The first insulating film 1103 EPROM
の場合は30nmから50nm、EEPROMの場合は10nmぐらいが適当であろう。 30nm from 50 nm, about 10nm in the case of EEPROM may be appropriate in the case of. この前記第1絶縁膜1 The first insulating film 1
103を前記半導体記憶素子のゲート絶縁膜として用いる。 The 103 used as a gate insulating film of the semiconductor memory device.

【0016】次に、図11(b)の如く、前記フィールド絶縁膜1102及び前記第1絶縁膜1103上にCV [0016] Next, as shown in FIG. 11 (b), CV on the field insulating film 1102 and the first insulating film 1103
D法により第1多結晶シリコン膜1104を200nm 200nm the first polycrystalline silicon film 1104 by Method D
程度形成する。 To the extent formation. 通常モノシランガスを620度前後で熱分解させ、前記第1多結晶シリコン1104を堆積させる。 To thermally decompose the normal monosilane 620 degrees before and after, depositing the first polycrystalline silicon 1104. そして、この前記第1多結晶シリコン膜1104を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1×10 15から1×10 16 atoms・cm -2程度注入する。 Then, in order to reduce the resistance of the first polysilicon film 1104, for example, Group 5 elements (e.g. conductive impurity such as phosphorus element or arsenic) by ion implantation, 1 × 10 15 from 1 × 10 16 atoms · cm -2 order of injection.

【0017】次に、図11(c)の如く、フォト及びエッチング法により、前記半導体記憶素子を形成する以外の領域に形成された前記第1多結晶シリコン膜1104 [0017] Next, and FIG. 11 (c) as, a photoresist and an etching method, wherein the first formed in a region other than the forming the semiconductor memory device polycrystalline silicon film 1104
及び前記第1絶縁膜1103を取り除く。 And removing the first insulating film 1103.

【0018】次に、図11(d)の如く、熱酸化法により前記第1多結晶シリコン膜1104上に第2絶縁膜1 Next, FIG. 11 (d) as a second insulating film on said first polycrystalline silicon film 1104 by a thermal oxidation method 1
105を形成し、前記半導体基板1101上に第3絶縁膜1106を形成する。 105 is formed, a third insulating film 1106 over the semiconductor substrate 1101. 例えば、1000℃の酸素濃度40%程度の乾燥雰囲気中で酸化を行い、前記第3絶縁膜1106を30nm程度形成する。 For example, oxidation in a dry atmosphere having an oxygen concentration of about 40% of 1000 ° C., to 30nm formed by about the third insulating film 1106.

【0019】次に、図11(e)の如く、フォト及びエッチング法により、前記第2絶縁膜1105及び、半導体記憶素子の駆動素子の高電圧用トランジスタを形成する以外の領域に形成された前記第3絶縁膜1106を除去する。 Next, as shown in FIG. 11 (e), the by photo and etching the second insulating film 1105 and the formed in the region other than the forming the high-voltage transistor of the driving element of the semiconductor memory device removing the third insulating film 1106.

【0020】次に、図11(f)の如く、熱酸化法により、前記第1多結晶シリコン膜1104上に第4絶縁膜1107を形成し、前記半導体基板1101上に第5絶縁膜1108を形成する。 Next, as shown in FIG. 11 (f), by a thermal oxidation method, a fourth insulating film 1107 is formed on the first polysilicon film 1104, the fifth insulating film 1108 over the semiconductor substrate 1101 Form. 例えば、1000℃の酸素濃度40%程度の乾燥雰囲気中で酸化を行い、前記第4絶縁膜1107を25nm程度、前記第5絶縁膜1108 For example, oxidation in a dry atmosphere at about the oxygen concentration of 40% 1000 ° C., 25 nm about the fourth insulating film 1107, the fifth insulating film 1108
を15nm程度形成する。 To form about 15nm. この熱酸化により前記第3絶縁膜1106は35nm程度の膜厚になる。 The third insulating film 1106 by the thermal oxidation becomes a thickness of about 35 nm.

【0021】次に、図11(g)の如く、前記フィールド絶縁膜1102、及び前記第2絶縁膜1105、及び前記第4絶縁膜1107、及び前記第5絶縁膜1108 Next, FIG. 11 (g) as the field insulating film 1102, and the second insulating film 1105, and the fourth insulating film 1107, and the fifth insulating film 1108
上に第2多結晶シリコン膜1109をCVD法により、 A second polycrystalline silicon film 1109 by a CVD method above,
40nm程度形成する。 To 40nm about formation. そして、この前記第1多結晶シリコン膜1104を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1×10 15から1×10 16 Then, in order to reduce the resistance of the first polysilicon film 1104, for example, Group 5 elements (e.g. conductive impurity such as phosphorus element or arsenic) by ion implantation, 1 × 10 15 from 1 × 10 16 a
toms・cm -2程度注入する。 toms · cm to -2 injection.

【0022】次に、図11(h)の如く、フォト及びエッチング法により、前記第3絶縁膜1106上の前記第2多結晶シリコン膜1109、及び前記第5絶縁膜11 Next, as shown in FIG. 11 (h), using a photolithography and etching process, wherein on the third insulating film 1106 second polysilicon film 1109, and the fifth insulating film 11
08上の前記第2多結晶シリコン膜1109の不要な部分を除去する。 The unnecessary portions of the second polycrystalline silicon film 1109 on 08 is removed. これが、前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型通常トランジスタのゲート電極となる。 This is the gate electrode of the MOS-type high-voltage transistor, and a gate electrode of the MOS-type normal transistor. さらに、フォト及びエッチング法により、前記半導体記憶素子を形成する領域に形成した前記第1多結晶シリコン膜1104、及び前記第4絶縁膜1107、及び前記第2多結晶シリコン膜1109の不要な部分を除去する。 Further, a photoresist and an etching method, the semiconductor memory the first formed in the region for forming the element polysilicon film 1104, and the fourth insulating film 1107, and an unnecessary portion of the second polycrystalline silicon film 1109 Remove. これが前記半導体記憶素子のゲート電極になる。 This is the gate electrode of the semiconductor memory device.

【0023】そして、イオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記半導体記憶素子のソース1110とドレイン1111、及び前記MOS型通常トランジスタのソースオフセット1112とドレインオフセット1113、及び前記MOS型高電圧用トランジスタのソースオフセット1114とドレインオフセット1 [0023] Then, using an ion implantation method, phosphorus and impurities are implanted, such as arsenic, the source 1110 and drain 1111, and source offset 1112 and the drain offset 1113 of the MOS-type normal transistors of the semiconductor memory device, and said MOS source offset 1114 type high-voltage transistor and the drain offset 1
115を形成する。 115 to the formation. 次に、前記フィールド絶縁膜110 Then, the field insulating film 110
2、及び前記第1絶縁膜1103、及び前記第3絶縁膜1106、及び前記第5絶縁膜1108、及び前記半導体記憶素子のゲート電極、及び前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型高電圧用トランジスタのゲート電極上に、第6絶縁膜1116をC 2, and the first insulating film 1103, and the third insulating film 1106, and the fifth insulating film 1108, and a gate electrode of the semiconductor memory device, and a gate electrode of the MOS-type high-voltage transistor, and the MOS on the gate electrode of the type high-voltage transistor, a sixth insulating film 1116 C
VD法により250nm程度形成する。 To 250nm approximately formed by the VD method. 例えば、前記第6絶縁膜1116は高温CVD法(700℃から900 For example, from the sixth insulating film 1116 hot CVD method (700 ° C. 900
℃程度)により、シリコン酸化膜を用いる。 By ℃ about), a silicon oxide film. そして、エッチング法を用い、前記半導体記憶素子のゲート電極の側壁、及び前記MOS型高電圧用トランジスタのゲート電極の側壁、及び前記MOS型高電圧用トランジスタのゲート電極の側壁にのみ、前記第6絶縁膜1116を残す。 Then, using an etching method, the side walls of the gate electrode of the semiconductor memory device, and the side walls of the gate electrode of the MOS-type high-voltage transistor, and only on the side wall of the gate electrode of the MOS-type high-voltage transistor, the sixth leaving the insulating film 1116. これが、前記半導体記憶素子のゲート電極、及び前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型高電圧用トランジスタのゲート電極のサイドウォール絶縁膜になる。 This becomes the semiconductor gate electrode of the memory element, and a gate electrode of the MOS-type high-voltage transistor, and the sidewall insulation film of the gate electrode of the MOS-type high-voltage transistor. エッチングは、例えば、反応室にガスを導入し、平行に置かれた電極の間に高周波を印加してガスをプラズマ化し、エッチングを行うRIE型ドライエッチング装置を用いて、装置内の圧力を例えば200mTorr、印加RFパワーの大きさを例えば8 Etching, for example, by introducing a gas into the reaction chamber, and applying a high frequency and plasma gas between the parallel placed electrodes, using a RIE type dry etching apparatus for etching, the pressure within the device for example 200 mTorr, application of RF power magnitude example 8
00W、エッチングプロセスガスを例えばCHF 3 00W, an etching process gas, for example CHF 3 1
00sccmと例えばC 26 25sccm、チャンバー温度を例えば15℃の条件でエッチングを行うと、シリコン酸化膜のエッチング速度は450nm/min 00sccm and example C 2 F 6 25sccm, when etched under the conditions of the chamber temperature, for example 15 ° C., the etching rate of the silicon oxide film is 450 nm / min
で、例えば終点判定後、オーバーエッチングを5%でエッチングを行う。 In, etched for example, after the end point determination, overetching 5%. これにより、前記半導体記憶素子のサイドウォール絶縁膜の幅が片側0.3μm程度になり、 Thus, the width of the sidewall insulating film of the semiconductor memory device becomes about one 0.3 [mu] m,
前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅と前記MOS型通常トランジスタのサイドウォール絶縁膜の幅が片側0.2μm程度になる。 The width of the sidewall insulating film of width between said MOS type normal transistor sidewall insulation film of the MOS-type high-voltage transistor is about one 0.2 [mu] m.

【0024】最後に、イオン打ち込み法を用い、前記M [0024] Finally, using the ion implantation method, the M
OS型通常トランジスタのソース1117とドレイン1 The source 1117 of the OS type usually transistor and the drain 1
118、及び前記MOS型高電圧用トランジスタのソース1119とドレイン1120を形成する。 118, and forms a source 1119 and drain 1120 of the MOS-type high-voltage transistor.

【0025】以上が従来技術の半導体装置とその製造方法である。 The above is the method of manufacturing the prior art semiconductor device.

【0026】 [0026]

【発明が解決しようとする課題】しかし、前述の従来の技術では、MOS型高電圧用トランジスタとMOS型通常トランジスタのゲート電極の側壁に形成されたサイドウォール絶縁膜の幅が同じであるため、ノーマルトランジスタの駆動能力を上げようとして、サイドウォール絶縁膜の幅を狭くしてオフセット長を短くすると、高電圧用トランジスタのジャンクション耐圧と動作耐圧が低くなり、高電圧用トランジスタのジャンクション耐圧と動作耐圧を上げようとして、サイドウォール絶縁膜の幅を広くすることによりオフセット長を長くすると、通常トランジスタの駆動能力が落ちるという問題点があった。 [0008] However, in the conventional technique described above, the width of the side wall insulating film formed on the side wall of the gate electrode of the MOS-type high-voltage transistor and the MOS-type normal transistor are the same, an attempt to increase the driving capability of the normal transistor, and the width of the sidewall insulating film narrow to shorten the offset length, junction breakdown voltage and operation breakdown voltage of the high-voltage transistor is lowered, the junction withstand voltage and operating breakdown voltage of the high-voltage transistor trying to increase the, increasing the offset length by the width of the sidewall insulating film has a problem that the driving capability of the normal transistor falls.

【0027】そこで本発明はそのような問題点を解決するもので、その目的は通常トランジスタの駆動能力を落すことなく、高電圧用トランジスタのジャンクション耐圧と動作耐圧を高く維持するところにある。 [0027] The present invention is intended to solve such problems, and an object without lowering the driving capability of the normal transistors, there is to be kept high junction breakdown voltage and operation breakdown voltage of the high-voltage transistor.

【0028】 [0028]

【課題を解決するための手段】 In order to solve the problems]

(課題を解決するための手段1)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタを有する半導体装置において、前記MOS型トランジスタのサイドウォール絶縁膜の幅が異なっているMOS型トランジスタを有していることを特徴とする。 To achieve the above object (means 1 for solving the problem), the semiconductor device of the present invention is to provide a semiconductor device having a MOS transistor, MOS width of the sidewall insulating film of the MOS transistor is different characterized in that it has a type transistors.

【0029】(課題を解決するための手段2)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置において、前記MOS型トランジスタのサイドウォール絶縁膜の幅が、前記MOS型高電圧用トランジスタの絶縁膜サイドウォールの幅より、短いことを特徴とする。 [0029] To achieve the above object (means 2 for solving the problem), the semiconductor device of the present invention is to provide a semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, the MOS type transistor side the width of wall insulation film, than the width of the insulating film sidewall of the MOS-type high-voltage transistor, and wherein the short.

【0030】(課題を解決するための手段3)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS型トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS [0030] (means 3 for Solving the Problems) To achieve the above object, a semiconductor device of the present invention is a method of manufacturing a semiconductor device having a MOS transistor, forming a field insulating film on a semiconductor substrate step, forming a gate insulating film of the MOS transistor on said semiconductor substrate, said field insulation film and said MOS
型トランジスタのゲート絶縁膜上に導体層を形成する工程、前記導体層の不要部分を部分を除去することにより、前記MOS型トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記MOS型トランジスタのゲート絶縁膜及び前記MOS型トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜の一部を薄くする工程、前記絶縁膜をエッチングすることにより、前記MOS型トランジスタのサイドウォール絶縁膜を形成する工程、からなることを特徴とする。 Forming a conductive layer on the gate insulating film of the type transistors, by removing the portion of the unnecessary portion of the conductive layer, forming a gate electrode of the MOS transistor, the field insulating film and the MOS transistor forming an insulating film on the gate electrode of the gate insulating film and the MOS transistor, the step of thinning a portion of the insulating film, by etching the insulating film, the sidewall insulating film of the MOS transistor characterized by comprising the step of forming a.

【0031】(課題を解決するための手段4)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS [0031] To achieve the above object (it means 4 for Solving the Problems), the semiconductor device of the present invention is a method of manufacturing a semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, a semiconductor substrate forming a field insulating film, the MOS on the semiconductor substrate
型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜上に導体層を形成する工程、前記導体層の不要部分を部分を除去することにより、前記MOS型トランジスタのゲート電極と前記MOS型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜、及び前記MOS型トランジスタのゲート電極、及び前記M Forming a gate insulating film of the type transistor with a gate insulating film of the MOS-type high-voltage transistor, the field insulating film and the MOS transistor of the gate insulating film and the MOS-type high-voltage gate insulating film of a transistor forming a conductor layer, by removing the portions of the unnecessary portion of the conductive layer, forming a gate electrode of the MOS-type high-voltage transistor and the gate electrode of the MOS transistor, the field insulating film, and a gate electrode of the MOS transistor, and the M
OS型高電圧用トランジスタのゲート電極上に絶縁膜を形成する工程、前記MOS型トランジスタを形成する領域上に形成された前記絶縁膜を薄くする工程、前記絶縁膜をエッチングすることにより前記MOS型トランジスタ及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする。 Forming an insulating film on the gate electrode of the OS-type high-voltage transistor, the step of thinning the insulating film which is formed on a region forming the MOS transistor, the MOS type by etching the insulating film characterized by comprising the step of forming the transistors and the sidewall insulating film of the MOS-type high-voltage transistor.

【0032】(課題を解決するための手段5)上記目的を達成する為に、本発明の半導体装置は、第1MOS型トランジスタのゲート電極の高さが、第2MOS型トランジスタのゲート電極の高さより低く、前記第1MOS [0032] To achieve the above object (means 5 for Solving the Problems), the semiconductor device of the present invention, the height of the gate electrode of the 1MOS type transistor, than the height of the gate electrode of the 2MOS transistor low, the first 1MOS
型トランジスタのサイドウォール絶縁膜の幅が前記第2 Type transistor sidewall width of the insulating film is the second
MOS型トランジスタのサイドウォール絶縁膜の幅より短いことを特徴とする半導体装置。 Wherein a shorter than the width of the sidewall insulating film of the MOS transistor.

【0033】(課題を解決するための手段6)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置において、前記MOS型トランジスタのゲ−ト電極の高さが、前記MOS型高電圧用トランジスタのゲート電極の高さより低く、前記MOS型トランジスタのサイドウォール絶縁膜の幅が前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅より短いことを特徴とする。 [0033] (means 6 for Solving the Problems) To achieve the above object, a semiconductor device of the present invention is to provide a semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, the MOS transistor gate - the height of the gate electrode is than a width of the MOS-type lower than the height of the gate electrode of the high-voltage transistor, the sidewall insulating film of the width of the sidewall insulating film of the MOS transistor is the MOS-type high-voltage transistor short be characterized.

【0034】(課題を解決するための手段7)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS型トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS [0034] (means 7 for Solving the Problems) To achieve the above object, a semiconductor device of the present invention is a method of manufacturing a semiconductor device having a MOS transistor, forming a field insulating film on a semiconductor substrate step, forming a gate insulating film of the MOS transistor on said semiconductor substrate, said field insulation film and said MOS
型トランジスタのゲート絶縁膜上に導体層を形成する工程、前記導体層の一部を薄くする工程、前記導体層の不要部分を除去することにより、前記MOS型トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記MOS型トランジスタのゲート絶縁膜及び前記MOS型トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより、前記MOS型トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする。 Forming a conductive layer on the gate insulating film of the type transistors, the step of thinning a portion of the conductor layer, by removing the unnecessary portions of the conductive layer, forming a gate electrode of the MOS transistor, said field insulating film and forming a gate insulating film and the insulating film on the gate electrode of the MOS transistor of the MOS type transistors, by etching the insulating film, forming sidewall insulating films of the MOS transistors characterized by comprising the steps of.

【0035】(課題を解決するための手段8)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS [0035] (it means 8 for Solving the Problems) To achieve the above object, a semiconductor device of the present invention is a method of manufacturing a semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, a semiconductor substrate forming a field insulating film, the MOS on the semiconductor substrate
型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜上に導体層を形成する工程、前記MOS型トランジスタを形成する領域上に形成された前記導体層を薄くする工程、前記導体層の不要部分を部分を除去することにより、前記MOS型トランジスタのゲート電極と前記M Forming a gate insulating film of the type transistor with a gate insulating film of the MOS-type high-voltage transistor, the field insulating film and the MOS transistor of the gate insulating film and the MOS-type high-voltage gate insulating film of a transistor forming a conductive layer on the step, the step of thinning the conductor layer formed on a region for forming the MOS type transistors, by removing the portion of the unnecessary portion of the conductive layer, the gate electrode of the MOS transistor the M and
OS型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜、及び前記MOS型トランジスタのゲート電極、及び前記MOS型高電圧用トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより前記MOS型トランジスタ及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする。 Forming a gate electrode of the OS-type high-voltage transistor, the field insulating film, and a gate electrode of the MOS transistor, and forming an insulating film on the gate electrode of the MOS-type high-voltage transistor, the insulation wherein the by etching the film comprising the step of forming the MOS transistors and the sidewall insulating film of the MOS-type high-voltage transistor.

【0036】(課題を解決するための手段9)上記目的を達成する為に、本発明の半導体装置は、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に第1MOS型トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記第1MOS型トランジスタのゲート絶縁膜上に第1導体層を形成する工程、第2MOS型トランジスタを形成する領域に形成された前記第1導体層及び、前記第1MOS型トランジスタのゲート絶縁膜を除去する工程、前記半導体基板及び、前記第1導体層上に前記第2MOS型トランジスタのゲート絶縁膜を形成する工程、前記第1導体層上に形成した前記第2MOS型トランジスタのゲート絶縁膜をすべてもしくは一部を除去する工程、前記フィールド絶縁膜及び前記第1導 [0036] To achieve the above object (means 9 for Solving the Problems), the semiconductor device of the present invention, the step of forming a field insulating film on a semiconductor substrate, the first 1MOS transistor on said semiconductor substrate forming a gate insulating film, said field insulation film and the step of forming a first conductive layer on the gate insulating film of the 1MOS transistor, said first conductor formed in a region for forming the first 2MOS transistor layer and the step of removing the gate insulating film of the first 1MOS transistor, the semiconductor substrate and forming a gate insulating film of the first 2MOS type transistor to said first conductive layer, the first conductive layer removing all or part of the gate insulating film of the formed the second 2MOS transistor, said field insulating film and the first conductive 層及び前記第2MOS型トランジスタのゲート絶縁膜上に第2導体層を形成する工程、前記第1導体層及び、前記第2導体層の不要部分を除去することにより前記第1MOS型トランジスタ及び前記第2MOS型トランジスタのゲート電極を形成する工程、 Forming a second conductive layer on the layer and the gate insulating film of the first 2MOS transistor, said first conductor layer and said second 1MOS transistor and said by removing unnecessary portions of the second conductive layer first forming a gate electrode of the 2MOS transistor,
前記フィールド絶縁膜及び前記第1MOS型トランジスタのゲート絶縁膜及び前記第2MOS型トランジスタのゲート絶縁膜膜及び前記第1MOS型トランジスタのゲート電極及び前記第2MOS型トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより、前記第1MOS型トランジスタのサイドウォール絶縁膜及び前記第2MOS型トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする。 Forming said field insulating film and the insulating film on the gate electrode of the gate electrode and the first 2MOS transistor gate insulating film layer and the second 1MOS transistor gate insulating film and the second 2MOS transistor of the first 1MOS transistor step, wherein by etching the insulating film, characterized by comprising the step of forming the sidewall insulating film of the sidewall insulating film and the second 2MOS transistor of the first 1MOS transistor.

【0037】(課題を解決するための手段10)上記目的を達成する為に、本発明の半導体装置は、MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MO [0037] To achieve the above object (it means 10 for Solving the Problems), the semiconductor device of the present invention is a method of manufacturing a semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, a semiconductor substrate forming a field insulating film, said on the semiconductor substrate MO
S型高電圧用トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS型高電圧用トランジスタのゲート絶縁膜上に第1導体層を形成する工程、前記MOS型トランジスタを形成する領域に形成された前記第1導体層及び、前記MOS型高電圧用トランジスタのゲート絶縁膜を除去する工程、前記半導体基板及び、前記第1導体層上に前記MOS型トランジスタのゲート絶縁膜を形成する工程、前記第1導体層上に形成した前記MOS型トランジスタのゲート絶縁膜をすべてもしくは一部を除去する工程、前記フィールド絶縁膜及び前記第1導体層及び前記MOS型トランジスタのゲート絶縁膜上に第2導体層を形成する工程、前記第1導体層及び、前記第2導体層の不要部分を除去することにより前記MOS型 Forming a gate insulating film of the S-type high-voltage transistor, the field insulating film and forming a first conductive layer on the gate insulating film of the MOS-type high-voltage transistor to form the MOS-type transistor wherein formed in the region first conductor layer and a step of removing the gate insulating film of the MOS-type high-voltage transistor, forming the semiconductor substrate and the gate insulating film of the MOS transistor in the first conductor layer to process step to remove all or part of the gate insulating film of the MOS transistor formed on the first conductive layer, said field insulating film and the first conductive layer and on the gate insulating film of the MOS transistor forming a second conductive layer on the process, the first conductor layer and said MOS type by removing the unnecessary portions of the second conductive layer ランジスタ及び前記MOS型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記トランジスタのゲート絶縁膜及び前記MOS型高電圧用トランジスタのゲート絶縁膜膜及び前記MOS型トランジスタのゲート電極及び前記MO Transistors and forming a gate electrode of the MOS-type high-voltage transistor, gate electrodes of the gate insulating film layer and the MOS transistor of the gate insulating film and the MOS-type high-voltage transistor of said field insulating film and the transistor and the MO
S型高電圧用トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより、 Forming an insulating film on the gate electrode of the S-type high-voltage transistor, by etching the insulating film,
前記MOS型トランジスタのサイドウォール絶縁膜及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする。 Characterized by comprising the step of forming a side wall insulating film and the sidewall insulating film of the MOS-type high-voltage transistor of the MOS type transistor.

【0038】(課題を解決するための手段11)上記目的を達成する為に、本発明の半導体装置は、フローティングゲートとコントロールゲートとを有するMOS型トランジスタ構造をなし、前記フローティングゲートへの電荷の注入状態の如何によって、前記コントロールゲートの前記MOSトランジスタの特性の制御しきい値電圧が変化する半導体記憶素子、及び前記半導体記憶素子を駆動する為のMOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置において、前記MOS [0038] To achieve the above object (means 11 for Solving the Problems), the semiconductor device of the present invention, without a MOS transistor structure having a floating gate and a control gate, the charge to the floating gate depending upon which the injection state, the semiconductor memory device control threshold voltage characteristics of the MOS transistor of the control gate is changed, and a MOS type transistor and a MOS-type high-voltage transistor for driving the semiconductor memory device in the semiconductor device, the MOS
型トランジスタのゲ−ト電極の高さが、前記MOS型高電圧用トランジスタのゲート電極の高さより低く、前記MOS型トランジスタのサイドウォール絶縁膜の幅が前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅より短いことを特徴とする。 Type transistor gate - height of gate electrode is lower than the height of the gate electrode of the MOS-type high-voltage transistor, the sidewall insulation of the MOS transistor of the sidewall insulating width the MOS-type high-voltage transistor of the film wherein the shorter than the width of the film.

【0039】(課題を解決するための手段12)上記目的を達成する為に、本発明の半導体装置は、フローティングゲートとコントロールゲートとを有するMOS型トランジスタ構造をなし、前記フローティングゲートへの電荷の注入状態の如何によって、前記コントロールゲートの前記MOSトランジスタの特性の制御しきい値電圧が変化する半導体記憶素子、及び前記半導体記憶素子を駆動する為のMOS型高電圧用トランジスタとMOS型トランジスタを有する半導体装置において、半導体基板上にフィールド絶縁膜を形成する工程、前記半導体記憶素子を形成する領域の前記半導体基板上に前記半導体記憶素子のトンネル絶縁膜を形成し、前記MOS型高電圧用トランジスタを形成する領域の前記半導体基板上に前記MOS型高電圧 [0039] To achieve the above object (means 12 for Solving the Problems), the semiconductor device of the present invention, without a MOS transistor structure having a floating gate and a control gate, the charge to the floating gate depending upon which the injection state, with the semiconductor memory device control threshold voltage characteristics of the MOS transistor changes, and the MOS-type high-voltage transistor and the MOS transistor for driving the semiconductor memory device of the control gate in the semiconductor device, the step of forming a field insulating film on a semiconductor substrate, wherein forming a tunnel insulating film of a semiconductor memory device on the semiconductor substrate in the region for forming the semiconductor memory device, the MOS-type high-voltage transistor the MOS-type high voltage to the semiconductor substrate in the formation region トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜、及び前記半導体記憶素子のトンネル絶縁膜及び前記MOS型高電圧用トランジスタのゲート絶縁膜上に第1導体層を形成する工程、 Forming a gate insulating film of a transistor, the field insulating film, and forming a first conductive layer on the gate insulating film of the tunnel insulating film and the MOS-type high-voltage transistor of the semiconductor memory device,
前記MOS型トランジスタを形成する領域に形成された前記第1導体層を除去する工程、前記半導体基板上に前記MOS型トランジスタのゲート絶縁膜を形成し、前記第1導体層上に第1絶縁膜を形成する工程、前記MOS Removing the first conductive layer formed in a region for forming the MOS transistor, the gate insulating film of the MOS transistor formed on a semiconductor substrate, a first insulating film on said first conductive layer forming a said MOS
型高電圧用トランジスタを形成する領域に形成された前記第1絶縁膜を全てもしくは一部除去する工程、前記フィールド絶縁膜及び前記第1導体層及び前記MOS型トランジスタのゲート絶縁膜及び前記第1絶縁膜上に第2 Removing all or a portion of the first insulating film formed on the region for forming the mold high-voltage transistor, a gate insulating film and said first of said field insulating film and the first conductor layer and said MOS transistor the second on the insulating film
導体層を形成する工程、前記第1導体層及び前記第1絶縁膜及び前記第2導体層の不要部分を除去することにより、前記半導体記憶素子のゲート電極及び前記MOS型トランジスタのゲート電極及び前記MOS型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記半導体記憶素子のトンネル絶縁膜及び前記MOS型トランジスタのゲート絶縁膜及び前記MO Forming a conductive layer step, said by removing an unnecessary portion of the first conductive layer and the first insulating film and the second conductive layer, the gate electrode and the gate electrode and the MOS transistor of the semiconductor memory device forming a gate electrode of the MOS-type high-voltage transistor, a gate insulating film and the MO of the tunnel insulating film and the MOS transistor of said field insulating film and the semiconductor memory device
S型高電圧用トランジスタのゲート絶縁膜及び前記半導体記憶素子のゲート電極及び前記MOS型トランジスタのゲート電極及び前記MOS型高電圧用トランジスタのゲート電極上に第2絶縁膜を形成する工程、前記第2絶縁膜をエッチングすることにより、前記半導体記憶素子のサイドウォール絶縁膜及び前記MOS型トランジスタのサイドウォール絶縁膜及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜を形成する工程、からなることを特徴とする。 Forming a second insulating film on the gate electrode of the gate electrode and the MOS-type high-voltage transistor of the gate electrode and the MOS transistor of the gate insulating film and the semiconductor memory device of the S-type high-voltage transistor, the first by etching the second insulating film, the step of forming the sidewall insulating film and the sidewall insulating film and the sidewall insulating film of the MOS-type high-voltage transistor of the MOS type transistor of the semiconductor memory device, in that it consists of and features.

【0040】 [0040]

【実施例】以下図面により詳細に本発明の実施例を説明する。 EXAMPLES detail below drawings illustrating the embodiments of the present invention.

【0041】(実施例1)図1は本発明の半導体装置の構造を表わす断面図である。 [0041] (Embodiment 1) FIG. 1 is a sectional view showing a structure of a semiconductor device of the present invention.

【0042】101は半導体基板、102はフィールド絶縁膜、103はMOS型高電圧用トランジスタのゲート絶縁膜、104はMOS型通常トランジスタのゲート絶縁膜、105は前記MOS型高電圧用トランジスタのゲート電極、106は前記MOS型通常トランジスタのゲート電極、107は前記MOS型高電圧用トランジスタのサイドウォール絶縁膜、108は前記MOS型通常トランジスタのゲート電極、109は前記MOS型高電圧用トランジスタのソースオフセット、110は前記M [0042] 101 is a semiconductor substrate, 102 a field insulating film, 103 a MOS-type high-voltage transistor gate insulating film, 104 are MOS-type normal gate insulating film of the transistor, the gate electrode of the MOS-type high-voltage transistor 105 , the gate electrode of the MOS type normally transistor 106, 107 is the MOS-type high-voltage transistor of the sidewall insulating film, 108 a gate electrode of the MOS type normally transistor, 109 a source offset of the MOS-type high-voltage transistor , 110 said M
OS型高電圧用トランジスタのドレインオフセット、1 OS-type high-voltage transistor of the drain offset, 1
11は前記MOS型通常トランジスタのソースオフセット、112は前記MOS型通常トランジスタのドレインオフセット、113は前記MOS型高電圧用トランジスタのソース、114は前記MOS型高電圧用トランジスタのドレイン、115は前記MOS型通常トランジスタのソース、116は前記MOS型通常トランジスタのドレインであり、前記MOS型高電圧用トランジスタのサイドウォール絶縁膜107の幅は、前記MOS型通常トランジスタのサイドウォール絶縁膜108の幅より、広くなっており、前記MOS型高電圧用トランジスタの前記ソースオフセット109及び前記ドレインオフセット110の長さは、前記MOS型通常トランジスタの前記ソースオフセット111及び前記ドレインオフセット1 11 source offset of the MOS type normally transistor, 112 is a drain offset of the MOS type normally transistor, the source of the MOS-type high-voltage transistor 113, 114 is the drain of the MOS-type high-voltage transistor, 115 is the MOS type normal source of the transistor, 116 is the drain of the MOS type typically transistors, the width of the sidewall insulating film 107 of the MOS-type high-voltage transistor, than the width of the sidewall insulating film 108 of the MOS type typically transistors, has become widely, the source offset 109 and length of the drain offset 110 of the MOS-type high-voltage transistor, the MOS type normally the source offset 111 and the drain offset 1 of the transistor
12の長さより、長くなっている。 Than the length of the 12, it is longer.

【0043】次に本発明の半導体装置の製造方法の一例を図2(a)から図2(d)により詳細に説明する。 [0043] By following an example of a method for manufacturing a semiconductor device of the present invention from FIG. 2 (a) to FIG. 2 (d) will be described in detail.

【0044】なお、実施例の全図において、同一の機能を有するものには、同一の符号を付け、その繰り返しの説明は省略する。 [0044] In all the drawings embodiments, those having the same functions are given same symbols and their repeated explanation is omitted. 以下、図2(a)から図2(d)に従い、順に説明していく。 Hereinafter, in accordance with FIG. 2 (d) from FIG. 2 (a), the will be described in order.

【0045】まず、図2(a)の如く、半導体基板20 [0045] First, as FIG. 2 (a), the semiconductor substrate 20
1上にシリコン窒化膜を所定形に形成する。 Forming a silicon nitride film in a predetermined shape on 1. そして、熱酸化を行い、フィールド絶縁膜202を形成する。 Then, thermal oxidation is performed to form a field insulating film 202. 前記フィールド絶縁膜202は600nmから800nm程度形成する。 The field insulating film 202 is 800nm ​​approximately formed from 600 nm. 前記シリコン窒化膜を除去し、熱酸化法により前記半導体基板201上に第1絶縁膜203を形成する。 The silicon nitride film is removed to form a first insulating film 203 on the semiconductor substrate 201 by thermal oxidation. たとえば、1000度の酸素濃度40%の乾燥雰囲気中で酸化を行い30nm程度の前記第1絶縁膜20 For example, 1000 degrees of the oxygen concentration of 40% dry atmosphere 30nm about the first insulation film subjected to oxidation in 20
3を形成する。 3 to form. そして、フォト及びエッチング法を用い、前記MOS型高電圧用トランジスタを形成する領域にのみ第1フォトレジスト204を残し、前記MOS型通常トランジスタを形成する領域に形成された前記第1 Then, using a photo and etching process, the MOS-type leaving the first photoresist 204 only to the high-voltage transistor forming region, the MOS type typically formed in said region for forming a transistor first
絶縁膜203を除去する。 Removing the insulating film 203.

【0046】次に、図2(b)の如く、前記第1フォトレジスト204を除去し、熱酸化法を用い、前記半導体基板201上に第2絶縁膜205を形成する。 Next, as shown in FIG. 2 (b), the first photoresist 204 is removed, a thermal oxidation method to form a second insulating film 205 on the semiconductor substrate 201. 例えば、 For example,
1000度の酸素濃度40%の乾燥雰囲気中で酸化を行い18nm程度の前記第2絶縁膜205を形成する。 1000 ° oxygen concentration of 40% of the dry atmosphere to form the second insulating film 205 of about 18nm perform oxidation. この酸化により前記第1絶縁膜203は35nm程度形成される。 Wherein the oxide first insulating film 203 is formed about 35 nm. この前記第1絶縁膜203を前記MOS型高電圧用トランジスタのゲート絶縁膜として用い、前記第2 With this the first insulating film 203 as a gate insulating film of the MOS-type high-voltage transistor, the second
絶縁膜205を前記MOS型通常トランジスタのゲート絶縁膜として用いる。 An insulating film 205 as a gate insulating film of the MOS type normal transistor. そして、前記フィールド絶縁膜2 Then, the field insulating film 2
02及び、前記第1絶縁膜203、及び前記第2絶縁膜205上に多結晶シリコン膜206をCVD法を用い、 02 and the polycrystalline silicon film 206 by the CVD method the first insulating film 203, and on the second insulating film 205,
400nm程度形成する。 To 400nm about formation. そして、この前記多結晶シリコン膜206を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1×10 15から1×10 16 ato Then, in order to reduce the resistance of the the polycrystalline silicon film 206, for example, using an ion implantation method to Group 5 elements (e.g., conductive impurity such as phosphorus element or arsenic), 1 from 1 × 10 15 × 10 16 ato
ms・cm -2程度注入する。 ms · cm to -2 injection. 次に、フォト及びエッチング法を用い、前記多結晶シリコン膜206の不要部分を除去することにより、前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型通常トランジスタのゲート電極を形成する。 Then, using a photo and etching process, the by removing unnecessary portions of the polycrystalline silicon film 206, a gate electrode of the MOS-type high-voltage transistor, and forming a gate electrode of the MOS-type normal transistor. 次に、イオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記高電圧用トランジスタのソースオフセット207とドレインオフセット208、前記通常トランジスタのソースオフセット2 Then, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, the high-voltage source offset 207 and the drain offset 208 of the transistor, the normal source offset transistor 2
09とドレインオフセット210を形成する。 Forming the 09 and drain offset 210. 例えば、 For example,
燐元素もしくは硼素元素を60KeV程度のエネルギ− Energy of about 60KeV the elemental phosphorus or boron element -
で1×10 13 atoms・cm -2程度注入することにより、前記MOS型高電圧用トランジスタのソースオフセット207とドレインオフセット208及び、前記MO In by injecting approximately 1 × 10 13 atoms · cm -2 , the source offset 207 and the drain offset 208 and the MOS-type high-voltage transistor, the MO
S型通常トランジスタのソースオフセット209とドレインオフセット210を形成する。 Forming a source offset 209 and the drain offset 210 of S-type normal transistor.

【0047】そして、前記フィールド絶縁膜202、及び前記第1絶縁膜203及び前記第2絶縁膜205及び、前記MOS型高電圧用トランジスタのゲート電極、 [0047] Then, the field insulating film 202, and the first insulating layer 203 and the second insulating film 205 and the gate electrode of the MOS-type high-voltage transistor,
及び前記MOS型通常トランジスタのゲート電極上に第3絶縁膜211をCVD法により、例えば1000nm And by CVD a third insulating film 211 on the gate electrode of the MOS type typically transistors, for example, 1000nm
程度形成する。 To the extent formation. 例えば、前記第3絶縁膜211は高温C For example, the third insulating film 211 is a high temperature C
VD法(700℃から900℃程度)により、シリコン酸化膜を用いる。 VD method (about 900 ° C. from 700 ° C.), a silicon oxide film.

【0048】次に、図2(c)の如く、フォト及びエッチィング法により、前記MOS型高電圧用トランジスタを形成する領域に第2フォトレジスト212を形成し、 Next, as shown in FIG. 2 (c), the photo and Etchiingu method, the second photoresist 212 is formed in a region for forming the MOS type high-voltage transistor,
前記MOS型通常トランジスタ形成する領域に形成した前記第3絶縁膜211を例えば、300nm程度の厚さにする。 The third insulating film 211 formed on the MOS-type normal region of the transistor formed, for example, to about 300nm thick. エッチングは、例えば、反応室にガスを導入し、平行に置かれた電極の間に高周波を印加してガスをプラズマ化し、エッチングを行うRIE型ドライエッチング装置を用いて、装置内の圧力を例えば200mTo Etching, for example, by introducing a gas into the reaction chamber, and applying a high frequency and plasma gas between the parallel placed electrodes, using a RIE type dry etching apparatus for etching, the pressure within the device for example 200mTo
rr、印加RFパワーの大きさを例えば800W、エッチングプロセスガスを例えばCHF 3 100sccm rr, size, for example, 800W of the applied RF power, the etch process gas, for example, CHF 3 100 sccm
と例えばC 26 25sccm、チャンバー温度を例えば15℃の条件でエッチングを行うと、シリコン酸化膜のエッチング速度は450nm/minであるため、9 Preparative example C 2 F 6 25sccm, when etched under the conditions of the chamber temperature, for example 15 ° C., the etching rate of the silicon oxide film is 450 nm / min, 9
4秒程度エッチングを行う。 Performing four seconds to etching.

【0049】次に、図2(d)の如く、前記第2フォトレジスト212を除去し、エッチング法により、前記第1多結晶シリコン膜の側壁にのみ前記第3絶縁膜211 Next, as shown in FIG. 2 (d), the second photoresist 212 is removed by etching, only the sidewall of the first polysilicon film and the third insulating film 211
を残す。 The leave. 例えば、前記第3絶縁膜211は高温CVD法(700℃から900℃程度)により、シリコン酸化膜を用いる。 For example, the third insulating film 211 by a high temperature CVD method (about 900 ° C. from 700 ° C.), a silicon oxide film. エッチングは、例えば、反応室にガスを導入し、平行に置かれた電極の間に高周波を印加してガスをプラズマ化し、エッチングを行うRIE型ドライエッチング装置を用いて、装置内の圧力を例えば200mTo Etching, for example, by introducing a gas into the reaction chamber, and applying a high frequency and plasma gas between the parallel placed electrodes, using a RIE type dry etching apparatus for etching, the pressure within the device for example 200mTo
rr、印加RFパワーの大きさを例えば800W、エッチングプロセスガスを例えばCHF 3 100sccm rr, size, for example, 800W of the applied RF power, the etch process gas, for example, CHF 3 100 sccm
と例えばC 26 25sccm、チャンバー温度を例えば15℃の条件でエッチングを行うと、シリコン酸化膜のエッチング速度は450nm/minで、例えば終点判定後、オーバーエッチングを5%でエッチングを行う。 Preparative example C 2 F 6 25 sccm, the etching is performed under the conditions of the chamber temperature, for example 15 ° C., carried out at an etching rate of the silicon oxide film is 450 nm / min, for example, after the end point determination, the etching overetching 5%. これにより、前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅が0.4μm程度になり、前記MOS型通常トランジスタのサイドウォール絶縁膜の幅が0.2μ程度になる。 Thus, the width of the sidewall insulating film of the MOS-type high-voltage transistor is about 0.4 .mu.m, the width of the sidewall insulating film of the MOS-type normal transistor is about 0.2.mu..

【0050】最後にイオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記MOS型高電圧用トランジスタのソース213とドレイン214、及び前記MOS [0050] Finally, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, the MOS-type source 213 and drain 214 of the high-voltage transistors, and the MOS
型通常トランジスタのソース215とドレイン216を形成する。 Type typically form the source 215 and drain 216 of the transistor.

【0051】(実施例2)図3は本発明の半導体装置の構造を表わす断面図である。 [0051] (Embodiment 2) FIG. 3 is a sectional view showing a structure of a semiconductor device of the present invention.

【0052】301は半導体基板、302はフィールド絶縁膜、303はMOS型高電圧用トランジスタのゲート絶縁膜、304はMOS型通常トランジスタのゲート絶縁膜、305は前記MOS型高電圧用トランジスタのゲート電極、306は前記MOS型通常トランジスタのゲート電極、307は前記MOS型高電圧用トランジスタのサイドウォール絶縁膜、308は前記MOS型通常トランジスタのゲート電極、309は前記MOS型高電圧用トランジスタのソースオフセット、310は前記M [0052] 301 denotes a semiconductor substrate, 302 a field insulating film, 303 are MOS-type high-voltage gate insulating film of the transistor, 304 a MOS type typically a gate insulating film of the transistor, 305 is a gate electrode of the MOS-type high-voltage transistor , the gate electrode of the MOS type typically transistors 306, 307 the MOS-type high-voltage transistor of the sidewall insulating film, 308 a gate electrode of the MOS type normally transistor, 309 a source offset of the MOS-type high-voltage transistor , 310 above M
OS型高電圧用トランジスタのドレインオフセット、3 OS-type high-voltage transistor of the drain offset, 3
11は前記MOS型通常トランジスタのソースオフセット、312は前記MOS型通常トランジスタのドレインオフセット、313は前記MOS型高電圧用トランジスタのソース、314は前記MOS型高電圧用トランジスタのドレイン、315は前記MOS型通常トランジスタのソース、316は前記MOS型通常トランジスタのドレインであり、前記MOS型高電圧用トランジスタのゲート電極307は前記MOS型通常トランジスタのゲート電極308より厚く、前記MOS型高電圧用トランジスタのサイドウォール絶縁膜307の幅は、前記MOS 11 source offset of the MOS type normally transistor, 312 a drain offset of the MOS type normally transistor, the source of the MOS-type high-voltage transistor 313, 314 a drain of the MOS-type high-voltage transistor, 315 a MOS type normal source of the transistor, 316 is the drain of the MOS-type normal transistor, the gate electrode 307 of the MOS-type high-voltage transistor is thicker than the gate electrode 308 of the MOS type normal transistors, the MOS-type high-voltage transistor width of the side wall insulating film 307, the MOS
型通常トランジスタのサイドウォール絶縁膜308の幅より、広くなっており、前記MOS型高電圧用トランジスタの前記ソースオフセット309及び前記ドレインオフセット310の長さは、前記MOS型通常トランジスタの前記ソースオフセット311及び前記ドレインオフセット312の長さより、長くなっている。 Than the width of the type normally transistor sidewall insulation film 308, which is wider, the length of the source offset 309 and the drain offset 310 of the MOS-type high-voltage transistor, the source offset of the MOS type normally transistor 311 and than the length of the drain offset 312, it is longer.

【0053】次に本発明の半導体装置の製造方法の一例を図4(a)から図4(d)により詳細に説明する。 [0053] Next an example of a method for manufacturing a semiconductor device of the present invention with reference to FIG 4 (d) from FIGS. 4 (a) will be described in detail.

【0054】なお、実施例の全図において、同一の機能を有するものには、同一の符号を付け、その繰り返しの説明は省略する。 [0054] In all the drawings embodiments, those having the same functions are given same symbols and their repeated explanation is omitted. 以下、図4(a)から図4(d)に従い、順に説明していく。 Hereinafter, in accordance with FIG. 4 (d) in FIG. 4 (a), will be described in order.

【0055】まず、図4(a)の如く、半導体基板40 [0055] First, as FIG. 4 (a), the semiconductor substrate 40
1上にシリコン窒化膜を所定形に形成する。 Forming a silicon nitride film in a predetermined shape on 1. そして、熱酸化を行い、フィールド絶縁膜402を形成する。 Then, thermal oxidation is performed to form a field insulating film 402. 前記フィールド絶縁膜402は600nmから800nm程度形成する。 The field insulating film 402 is 800nm ​​approximately formed from 600 nm. 前記シリコン窒化膜を除去し、熱酸化法により前記半導体基板401上に第1絶縁膜403を形成する。 The silicon nitride film is removed to form a first insulating film 403 on the semiconductor substrate 401 by thermal oxidation. たとえば、1000度の酸素濃度40%の乾燥雰囲気中で酸化を行い30nm程度の前記第1絶縁膜40 For example, the above order of 30nm performs oxidation at 1000 ° oxygen concentration of 40% of the dry atmosphere first insulating film 40
3を形成する。 3 to form. そして、フォト及びエッチング法を用い、前記MOS型高電圧用トランジスタを形成する領域にのみ第1フォトレジスト404を残し、前記MOS型通常トランジスタを形成する領域に形成された前記第1 Then, using a photo and etching process, the MOS-type leaving the first photoresist 404 only to the high-voltage transistor forming region, the MOS type typically formed in said region for forming a transistor first
絶縁膜403を除去する。 Removing the insulating film 403.

【0056】次に、図4(b)の如く、前記第1フォトレジスト404を除去し、熱酸化法を用い、前記半導体基板401上に第2絶縁膜405を形成する。 Next, as shown in FIG. 4 (b), the first photoresist 404 is removed, a thermal oxidation method to form a second insulating film 405 on the semiconductor substrate 401. 例えば、 For example,
1000度の酸素濃度40%の乾燥雰囲気中で酸化を行い18nm程度の前記第2絶縁膜404を形成する。 1000 ° oxygen concentration of 40% of the dry atmosphere to form the second insulating film 404 of about 18nm perform oxidation. この酸化により前記第1絶縁膜403は35nm程度形成される。 Wherein the oxide first insulating film 403 is formed about 35 nm. この前記第1絶縁膜403を前記MOS型高電圧用トランジスタのゲート絶縁膜として用い、前記第2 With this the first insulating film 403 as a gate insulating film of the MOS-type high-voltage transistor, the second
絶縁膜405を前記MOS型通常トランジスタのゲート絶縁膜として用いる。 An insulating film 405 as a gate insulating film of the MOS type normal transistor. そして、前記フィールド絶縁膜4 Then, the field insulating film 4
02及び、前記第1絶縁膜403、及び前記第2絶縁膜405上に多結晶シリコン膜406をCVD法を用い、 02 and the polycrystalline silicon film 406 by the CVD method the first insulating film 403, and on the second insulating film 405,
例えば1000nm程度形成する。 For example, 1000nm about formation. そして、この前記多結晶シリコン膜406を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物) Then, in order to reduce the resistance of the the polycrystalline silicon film 406, for example, Group 5 elements (e.g., conductive impurity such as phosphorus element or arsenic)
をイオン打ち込み法を用いて、1×10 15から1×10 By ion implantation method, 1 × 10 from 1 × 10 15
16 atoms・cm -2程度注入する。 16 atoms · cm -2 order of injection. 次に、フォト及びエッチング法を用い、前記MOS型高電圧用トランジスタを形成する領域に第2フォトレジスト407を形成し、前記MOS型通常トランジスタを形成する領域に形成した前記多結晶シリコン膜406を例えば300nm Then, using a photo and etching process, a second photoresist 407 is formed in a region for forming the MOS type high-voltage transistor, the polycrystalline silicon film 406 which is formed in the region for forming the MOS type normal transistor For example, 300nm
程度にする。 To the extent. 例えば、反応室にガスを導入し、マイクロ波によりガスをプラズマ化し、必要に応じて高周波を印加し、エッチングを行うECR型ドライエッチング装置を用いて、装置内の圧力を例えば2.0mTorr、印加RFパワーの大きさを例えば300W、マイクロ波パワーを例えば200mA、エッチングプロセスガスを例えば6フッ化硫黄(SF 6 ) 20sccmと例えばフロン113(C 2 Cl 33 ) 50sccm、チャンバー温度を例えば20℃の条件でエッチングを行うと、多結晶シリコン膜のエッチング速度は260nm/min For example, by introducing a gas into the reaction chamber, a gas plasma by microwaves, a high frequency is applied if necessary, by using an ECR type dry etching apparatus for etching, the pressure within the device for example 2.0 mTorr, applied the magnitude of the RF power for example 300 W, for example, 200mA microwave power, an etching process gas, for example sulfur hexafluoride (SF 6) 20 sccm and e.g. Freon 113 (C 2 Cl 3 F 3 ) 50sccm, the chamber temperature, for example 20 ° C. If etching is performed in conditions, the etching rate of the polycrystalline silicon film is 260 nm / min
であるため、160秒程度エッチングを行う。 Because it performs about 160 seconds etch.

【0057】次に、図4(c)の如く、前記第2フォトレジスト407を除去し、エッチング法により前記多結晶シリコン膜406の不要部分を除去することにより、 Next, as shown in FIG. 4 (c), removing the second photoresist 407, by removing the unnecessary portions of the polycrystalline silicon film 406 by etching,
前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型通常トランジスタのゲート電極を形成する。 The gate electrode of the MOS-type high-voltage transistor, and forming a gate electrode of the MOS-type normal transistor. 次に、イオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記高電圧用トランジスタのソースオフセット408とドレインオフセット409、前記通常トランジスタのソースオフセット410とドレインオフセット411を形成する。 Then, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, wherein the high source offset 408 voltage transistor and the drain offset 409, a source offset 410 and the drain offset 411 of the normal transistor. 例えば、燐元素もしくは硼素元素を60KeV程度のエネルギ−で1×10 13 atom For example, energy of about 60KeV phosphorus element or boron element - at 1 × 10 13 atom
s・cm -2程度注入することにより、前記MOS型高電圧用トランジスタのソースオフセット408とドレインオフセット409及び、前記MOS型通常トランジスタのソースオフセット410とドレインオフセット411 By s · cm -2 order of injection, the MOS-type high source offset 408 voltage transistor and the drain offset 409 and the source offset 410 and the drain offset of the MOS type normally transistor 411
を形成する。 To form.

【0058】次に図4(d)の如く、前記フィールド絶縁膜402、及び前記第1絶縁膜403及び前記第2絶縁膜405及び、前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型通常トランジスタのゲート電極上に第3絶縁膜412をCVD法により、500 [0058] Next as shown in FIG. 4 (d), the field insulating film 402, and the and the first insulating layer 403 and the second insulating film 405, a gate electrode of the MOS-type high-voltage transistor, and the MOS type by ordinary CVD method of the third insulating film 412 on the gate electrode of the transistor, 500
nm程度形成する。 To nm about formation. 例えば、前記第3絶縁膜412は高温CVD法(700℃から900℃程度)により、シリコン酸化膜を用いる。 For example, the third insulating film 412 by a high temperature CVD method (about 900 ° C. from 700 ° C.), a silicon oxide film. そして、エッチング法により、前記第1多結晶シリコン膜404の側壁にのみ前記第3絶縁膜412を残す。 Then, by etching only the side walls of the first polysilicon film 404 leaving the third insulating film 412. 例えば、反応室にガスを導入し、平行に置かれた電極の間に高周波を印加してガスをプラズマ化し、エッチングを行うRIE型ドライエッチング装置を用いて、装置内の圧力を例えば200mTorr、 For example, the gas introduced into the reaction chamber, by applying a high frequency between parallel placed electrodes into plasma gas, using a RIE type dry etching apparatus for etching, the pressure in the apparatus example 200 mTorr,
印加RFパワーの大きさを例えば800W、エッチングプロセスガスを例えばCHF 3 100sccmと例えばC 26 25sccm、チャンバー温度を例えば15℃ Size, for example, 800W of the applied RF power, the etch process gas, for example CHF 3 100 sccm and for example C 2 F 6 25 sccm, the chamber temperature, for example 15 ℃
の条件でエッチングを行うと、シリコン酸化膜のエッチング速度は450nm/minで、例えば終点判定後、 If etching is performed in conditions, the etching rate of the silicon oxide film is 450 nm / min, for example, after the end point determination,
オーバーエッチングを5%でエッチングを行う。 Etched overetching 5%.

【0059】これにより、前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅が0.35μm程度になり、前記MOS型通常トランジスタのサイドウォール絶縁膜の幅が0.2μm程度になる。 [0059] Thus, the width of the sidewall insulating film of the MOS-type high-voltage transistor is about 0.35 .mu.m, the width of the sidewall insulating film of the MOS-type normal transistor is about 0.2 [mu] m.

【0060】最後にイオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記MOS型高電圧用トランジスタのソース413とドレイン414、及び前記MOS [0060] Finally, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, the MOS-type source 413 and drain 414 of the high-voltage transistors, and the MOS
型通常トランジスタのソース415とドレイン416を形成する。 Type typically form the source 415 and drain 416 of the transistor.

【0061】以上の製造工程が本発明の一実施例の半導体装置とその製造方法である。 [0061] The above manufacturing process is an example method a semiconductor device and its production of the present invention.

【0062】(実施例3)図3で示した半導体装置は、 [0062] The semiconductor device shown in (Example 3) Figure 3,
図4で示した製造方法以外の方法を用いても形成することが可能であり、図5は本発明の1実施例における半導体記憶装置の製造方法の工程毎の主要断面図である。 It can be also formed by using a method other than the manufacturing method shown in FIG. 4, FIG. 5 is a principal cross-sectional view of each step of the manufacturing method of the semiconductor memory device in one embodiment of the present invention. この半導体装置の製造方法の一例を図5(a)から図5 Figure 5 An example of a method of manufacturing the semiconductor device from FIGS. 5 (a)
(d)により詳細に説明する。 Described in more detail (d).

【0063】まず、図5(a)の如く、半導体基板50 [0063] First, as FIG. 5 (a), the semiconductor substrate 50
1上にシリコン窒化膜を所定形に形成する。 Forming a silicon nitride film in a predetermined shape on 1. そして、熱酸化を行い、フィールド絶縁膜502を形成する。 Then, thermal oxidation is performed to form a field insulating film 502. 前記フィールド絶縁膜502は600nmから800nm程度形成する。 The field insulating film 502 is 800nm ​​approximately formed from 600 nm. 前記シリコン窒化膜を除去し、熱酸化法により前記半導体基板501上に第1絶縁膜503を形成する。 The silicon nitride film is removed to form a first insulating film 503 on the semiconductor substrate 501 by thermal oxidation. たとえば、1000度の酸素濃度40%の乾燥雰囲気中で酸化を行い35nm程度の前記第1絶縁膜50 For example, 1000 degrees of the oxygen concentration of 40% of the dry the about 35nm perform oxidation in an atmosphere first insulating film 50
3を形成する。 3 to form. この前記第1絶縁膜を前記MOS型高電圧用トランジスタのゲート絶縁膜として用いる。 The first insulating film is used as the gate insulating film of the MOS-type high-voltage transistor. 次に、 next,
CVD法により、前記フィールド絶縁膜502、及び前記第1絶縁膜503上に第1多結晶シリコン膜504を500nm程度形成する。 By CVD, the field insulating film 502, and a first polycrystalline silicon film 504 is formed approximately 500nm on the first insulating film 503. そして、この前記第1多結晶シリコン膜504を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1×10 15から1×10 16 Then, in order to reduce the resistance of the first polysilicon film 504, for example, Group 5 elements (e.g. conductive impurity such as phosphorus element or arsenic) by ion implantation, 1 × 10 15 from 1 × 10 16 a
toms・cm -2程度注入する。 toms · cm to -2 injection. そして、フォト及びエッチング法を用い、前記MOS型高電圧用トランジスタを形成する以外の領域に形成された前記第1絶縁膜50 Then, a photolithography and using an etching method, the MOS-type high voltage the transistor formed in the region other than the first insulating film 50
3及び前記第1多結晶シリコン膜504を除去する。 3 and removing the first polycrystalline silicon film 504.

【0064】次に、図5(b)の如く、熱酸化法を用い、前記半導体基板501上に第2絶縁膜505及び第3絶縁膜506を形成する。 Next, as shown in FIG. 5 (b), using a thermal oxidation method to form a second insulating film 505 and the third insulating film 506 on the semiconductor substrate 501. 例えば、1000度の酸素濃度40%の乾燥雰囲気中で酸化を行い、18nm程度の前記第2絶縁膜505を形成する。 For example, oxidation at 1000 ° oxygen concentration of 40% of the dry atmosphere to form the second insulating film 505 of about 18 nm. この前記第1絶縁膜505を前記MOS型通常トランジスタのゲート絶縁膜として用いる。 The first insulating film 505 used as a gate insulating film of the MOS type normal transistor. 次に、フォト及びエッチング法により、前記第3絶縁膜506をすべて、もしくは前記第3 Next, a photoresist and an etching method, all the third insulating film 506, or the third
絶縁膜506の一部を除去する。 Removing a portion of the insulating film 506. そして、前記フィールド絶縁膜502、及び前記第1多結晶シリコン膜50 Then, the field insulating film 502, and the first polysilicon film 50
4、前記第2絶縁膜505上に第2多結晶シリコン膜5 4, the second polycrystalline silicon film on the second insulating film 505 5
07をCVD法を用い、500nm程度形成する。 07 using the CVD method, to 500nm formed by about. そして、この前記第2多結晶シリコン膜507を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1× Then, in order to reduce the resistance of the second polysilicon film 507, for example, Group 5 elements (e.g. conductive impurity such as phosphorus element or arsenic) by ion implantation, 1 ×
10 15から1×10 16 atoms・cm -2程度注入する。 10 15 injected about 1 × 10 16 atoms · cm -2 from.

【0065】次に、図4(c)の如く、フォト及びエッチング法により、前記MOS型通常トランジスタを形成する領域に形成された前記第2多結晶シリコン膜507 Next, FIG. 4 as (c), using a photolithography and etching process, the MOS type usually the second formed in a region for forming a transistor polycrystalline silicon film 507
の不要部分を除去し、前記MOS型通常トランジスタのゲート電極を形成する。 Unnecessary portion was removed to form a gate electrode of the MOS-type normal transistor.

【0066】さらに、フォト及びエッチング法により、 [0066] In addition, using a photolithography and etching method,
前記MOS型高電圧用トランジスタを形成する領域に形成された前記第1多結晶シリコン膜504、及び前記第3絶縁膜506、及び前記第2多結晶シリコン膜507 Wherein formed in the region for forming the MOS type high-voltage transistor first polycrystalline silicon film 504, and the third insulating film 506, and the second polycrystalline silicon film 507
の不要部分を除去し、前記MOS型高電圧用トランジスタのゲート電極を形成する。 Unnecessary portion was removed to form a gate electrode of the MOS-type high-voltage transistor of.

【0067】次に、イオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記高電圧用トランジスタのソースオフセット508とドレインオフセット509、前記通常トランジスタのソースオフセット510とドレインオフセット511を形成する。 Next, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, wherein the high source offset 508 voltage transistor and the drain offset 509, a source offset 510 and the drain offset 511 of the normal transistor . 例えば、燐元素もしくは硼素元素を60KeV程度のエネルギ−で1×10 13 For example, energy of about 60KeV phosphorus element or boron element - at 1 × 10 13
atoms・cm -2程度注入することにより、前記MO By injecting about atoms · cm -2, the MO
S型高電圧用トランジスタのソースオフセット508とドレインオフセット509及び、前記MOS型通常トランジスタのソースオフセット510とドレインオフセット511を形成する。 S type high source offset 508 voltage transistor and the drain offset 509 and to form a source offset 510 and the drain offset 511 of the MOS type normal transistor.

【0068】次に図5(d)の如く、前記フィールド絶縁膜502、及び前記第1絶縁膜503、及び前記第2 [0068] Next, as FIG. 5 (d), the field insulating film 502, and the first insulating film 503, and the second
絶縁膜505及び、前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型通常トランジスタのゲート電極上に第4絶縁膜512をCVD法により、50 Insulating films 505 and the gate electrode of the MOS-type high-voltage transistor, and a CVD method and the fourth insulating film 512 on the gate electrode of the MOS type typically transistors, 50
0nm程度形成する。 Formation to about 0nm. そして、エッチング法により、前記MOS型高電圧用トランジスタのゲート電極、及び前記MOS型通常トランジスタのゲート電極の側壁にのみ前記第4絶縁膜512を残すことにより、サイドウォール絶縁膜を形成する。 Then, by etching, the gate electrode of the MOS-type high-voltage transistor, and by leaving the fourth insulating film 512 only on the side wall of the gate electrode of the MOS type normally transistor to form a side wall insulating film. 例えば、反応室にガスを導入し、 For example, by introducing a gas into the reaction chamber,
平行に置かれた電極の間に高周波を印加してガスをプラズマ化し、エッチングを行うRIE型ドライエッチング装置を用いて、装置内の圧力を例えば200mTor By applying a high frequency between parallel placed electrodes into plasma gas, using a RIE type dry etching apparatus for etching, the pressure within the device for example 200mTor
r、印加RFパワーの大きさを例えば800W、エッチングプロセスガスを例えばCHF 3 100sccmと例えばC 26 25sccm、チャンバー温度を例えば1 r, size, for example, 800W of the applied RF power, the etch process gas, for example, CHF 3 100 sccm and for example C 2 F 6 25 sccm, the chamber temperature, for example 1
5℃の条件でエッチングを行うと、エッチング速度は4 When 5 ° C. Conditions for etching in the etching rate is 4
50nm/minで、例えば終点判定後、オーバーエッチングを5%でエッチングを行う。 In 50 nm / min, performing etching for example, after the end point determination, overetching 5%. これにより、前記M As a result, the M
OS型高電圧用トランジスタのサイドウォール絶縁膜の幅が片側0.35μ程度になり、前記MOS型通常トランジスタのサイドウォール絶縁膜の幅が片側0.2μm The width of the sidewall insulating film of the OS-type high-voltage transistor is about one 0.35 micron, the width on one side 0.2μm sidewall insulating film of the MOS-type normal transistor
程度になる。 It becomes degree.

【0069】最後にイオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記MOS型高電圧用トランジスタのソース513とドレイン514、及び前記MOS [0069] Finally, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, the MOS-type source 513 and drain 514 of the high-voltage transistors, and the MOS
型通常トランジスタのソース515とドレイン516を形成する。 Type typically form the source 515 and drain 516 of the transistor.

【0070】以上の製造工程が本発明の一実施例の半導体導の製造方法である。 [0070] The above manufacturing process is an example a semiconductor guiding method of manufacturing of the present invention.

【0071】(実施例4)図6は本発明の半導体装置の構造を表わす断面図である。 [0071] (Embodiment 4) FIG. 6 is a sectional view showing a structure of a semiconductor device of the present invention.

【0072】601は半導体基板、602はフィールド絶縁膜、603は半導体記憶素子のゲート絶縁膜、60 [0072] 601 denotes a semiconductor substrate, 602 a field insulating film, 603 a gate insulating film of a semiconductor memory device, 60
4は前記半導体記憶素子の第1多結晶シリコン膜(フローティングゲート)、605はMOS型高電圧用トランジスタのゲート絶縁膜、606はMOS型通常トランジスタのゲート絶縁膜、607は前記半導体記憶素子のポリシリコン間絶縁膜(フローティングゲートとコントロールゲート間絶縁膜)、608は前記半導体記憶素子の第2多結晶シリコン膜(コントロールゲート)、609 4 the first polycrystalline silicon film of the semiconductor storage device (a floating gate), 605 MOS-type high-voltage gate insulating film of the transistor, 606 a MOS type typically a gate insulating film of the transistor, 607 poly said semiconductor memory device silicon insulating film (floating gate and a control gate insulating film), 608 is a second polycrystalline silicon film of said semiconductor memory device (control gate), 609
は前記MOS型通常トランジスタのゲート電極、610 The gate electrode of the MOS type normally transistor 610
は前記MOS型高電圧用トランジスタのゲート電極、6 The gate electrode of the MOS-type high-voltage transistor, 6
11は前記半導体記憶素子のゲート電極のサイドウォール絶縁膜、612は前記MOS型通常トランジスタのゲート電極サイドウォール絶縁膜、613は前記MOS型高電圧用トランジスタのゲート電極のサイドウォール絶縁膜、614は前記MOS通常トランジスタのソースオフセット、615は前記MOS通常トランジスタのドレインオフセット、616は前記MOS高電圧用トランジスタのソースオフセット、617は前記MOS高電圧用トランジスタのドレインオフセット、618は前記半導体記憶素子のソース、619は前記半導体記憶素子のドレイン、620は前記MOS通常トランジスタのソース、621は前記MOS通常トランジスタのドレイン、 11 sidewall insulation film of the gate electrode of the semiconductor memory device, 612 denotes a gate electrode sidewall insulation film of the MOS type normally transistor, 613 a MOS-type high-voltage sidewall insulation film of the gate electrode of the transistor, is 614 source offset of the MOS normal transistors, 615 drain offset of the MOS normal transistors, 616 source offset of the MOS high voltage transistor, 617 a drain offset of the MOS high voltage transistor, the source of the semiconductor memory device 618 , 619 the drain of the semiconductor memory device, 620 a source of the MOS normal transistors, 621 the drain of the MOS normal transistors,
622は前記MOS高電圧用トランジスタのソース、6 622 the source of the MOS high voltage transistor, 6
23は前記MOS高電圧用トランジスタのドレインであり、前記MOS型高電圧用トランジスタのゲート電極6 23 is the drain of the MOS high voltage transistor, a gate electrode 6 of the MOS-type high-voltage transistor
10は前記MOS型通常トランジスタのゲート電極60 10 a gate electrode 60 of the MOS-type normal transistor
9より厚く、前記MOS型高電圧用トランジスタのサイドウォール絶縁膜613の幅は、前記MOS型通常トランジスタのサイドウォール絶縁膜612の幅より、広くなっており、前記MOS型高電圧用トランジスタの前記ソースオフセット616及び前記ドレインオフセット6 Thicker than 9, the width of the sidewall insulating film 613 of the MOS-type high-voltage transistor, than the width of the sidewall insulating film 612 of the MOS type typically transistors, have become widely, the said MOS-type high-voltage transistor source offset 616 and the drain offset 6
17の長さは、前記MOS型通常トランジスタの前記ソースオフセット614及び前記ドレインオフセット61 Length of 17, the source offset 614 and the drain offset 61 of the MOS-type normal transistor
5の長さより、長くなっている。 Than the length of the 5, it is longer.

【0073】次に本発明の半導体装置の製造方法の一例を図7(a)から図7(h)により詳細に説明する。 [0073] Next an example of a method for manufacturing a semiconductor device of the present invention with reference to FIG 7 (h) from FIGS. 7 (a) will be described in detail.

【0074】なお、実施例の全図において、同一の機能を有するものには、同一の符号を付け、その繰り返しの説明は省略する。 [0074] In all the drawings embodiments, those having the same functions are given same symbols and their repeated explanation is omitted. 以下、図7(a)から図7(h)に従い、順に説明していく。 Hereinafter, in accordance with FIG. 7 (h) from FIG. 7 (a), the will be described in order.

【0075】まず、図7(a)の如く、半導体基板70 [0075] First, as FIG. 7 (a), the semiconductor substrate 70
1上に第1シリコン窒化膜を所定形に形成する。 A first silicon nitride film is formed into a predetermined shape on 1. そして、熱酸化を行い、フィールド絶縁膜702を形成する。 Then, thermal oxidation is performed to form a field insulating film 702. 前記フィールド絶縁膜702は600nmから80 The field insulating film 702 is 80 to 600nm
0nm程度形成する。 Formation to about 0nm. 前記第1シリコン窒化膜を除去し、熱酸化法により前記半導体基板701上に第1絶縁膜703を形成する。 Removing the first silicon nitride film, forming a first insulating film 703 on the semiconductor substrate 701 by thermal oxidation. たとえば、1000度の酸素濃度40%の乾燥雰囲気中で酸化を行い30nm程度の前記第1絶縁膜703を形成する。 For example, forming the first insulating film 703 of about 30nm performs oxidation at 1000 ° oxygen concentration of 40% in a dry atmosphere. この前記第1絶縁膜70 The first insulating film 70
3を前記MOS型高電圧用トランジスタのゲート絶縁膜として用いる。 3 is used as the gate insulating film of the MOS-type high-voltage transistor. そして、フォト及びエッチング法を用い、前記MOS型高電圧用トランジスタを形成する領域と前記MOS型通常トランジスタを形成する領域にフォトレジスト704を残し、前記半導体記憶素子を形成する領域に形成された前記第1絶縁膜703を除去する。 Then, using a photo and etching process, the leaving photoresist 704 and MOS-type high-voltage transistor to form a region in the region for forming the MOS type typically transistors, are formed in the region for forming the semiconductor memory element and the removing the first insulating film 703.

【0076】次に、図7(b)の如く、前記フォトレジスト704を除去し、熱酸化法により、前記半導体基板701上に、第2絶縁膜705を形成する。 [0076] Next, as shown in FIG. 7 (b), removing the photoresist 704, by thermal oxidation, on the semiconductor substrate 701, a second insulating film 705.

【0077】前記第2絶縁膜705は半導体記憶素子のゲート絶縁膜として用いる。 [0077] The second insulating film 705 is used as a gate insulating film of the semiconductor memory device. 前記第2絶縁膜705はE The second insulating film 705 E
PROMの場合は30nmから50nm、EEPROM 50nm from 30nm For PROM, EEPROM
の場合は10nmぐらいが適当であろう。 About 10nm would be appropriate in the case of. そして、前記第1絶縁膜703及び前記第2絶縁膜705及び前記フィールド絶縁膜702上に第1多結晶シリコン膜706 Then, first polycrystalline silicon film 706 on the first insulating layer 703 and the second insulating film 705 and the field insulating film 702
を250nm程度形成する。 To form about 250nm. 通常モノシランガスを62 Usually monosilane gas 62
0度前後で熱分解させ、前記第1多結晶シリコン706 0 degrees is thermally decomposed at about said first polysilicon 706
を堆積させる。 The deposit. そして、この前記第1多結晶シリコン膜706を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1×10 15から1×10 16 atoms・ Then, in order to reduce the resistance of the first polysilicon film 706, for example, Group 5 elements (e.g. conductive impurity such as phosphorus element or arsenic) by ion implantation, 1 × 10 15 from 1 × 10 16 atoms ·
cm -2程度注入する。 injecting about cm -2. 前記半導体記憶素子を形成する領域に形成された前記第1多結晶シリコン膜706は、前記半導体記憶素子のフローティングゲートとして用いる。 Wherein formed in the region for forming a semiconductor memory device first polycrystalline silicon film 706 is used as a floating gate of the semiconductor memory device.

【0078】次に、図7(c)の如く、フォト及びエッチング法により、前記MOS型通常トランジスタを形成する領域に形成した前記第1多結晶シリコン膜706を取り除く。 [0078] Next, as shown in FIG. 7 (c), using a photolithography and etching process, removing the first polycrystalline silicon film 706 which is formed in the region for forming the MOS type normal transistor.

【0079】次に、図7(d)の如く、熱酸化法により、前記第1多結晶シリコン膜706上に第1シリコン酸化膜707を10nm程度形成する。 [0079] Next, as shown in FIG. 7 (d), by a thermal oxidation method, the first silicon oxide film 707 is formed approximately 10nm on the first polycrystalline silicon film 706. そして、前記フィールド絶縁膜702、及び前記第1絶縁膜703及び前記第1シリコン酸化膜707上に、CVD法により、 Then, the field insulating film 702, and on the first insulating layer 703 and the first silicon oxide film 707 by the CVD method,
第2シリコン窒化膜708を10nmから15nm程度形成する。 The second silicon nitride film 708 is 15nm approximately formed from 10 nm.

【0080】次に、図7(e)の如く、フォト及びエッチング法により、前記MOS型通常トランジスタを形成する領域に形成した前記第1絶縁膜703及び前記第2 Next, FIG. 7 (e) as, a photoresist and an etching method, the MOS type usually said to form a region for forming a transistor first insulating film 703 and the second
シリコン窒化膜708を取り除く。 Removing the silicon nitride film 708. そして、熱酸化法を用い、前記第1絶縁膜上に第3絶縁膜709及び第2シリコン酸化膜710を形成する。 Then, a thermal oxidation method to form a third insulating film 709 and the second silicon oxide film 710 on the first insulating film. 例えば、1000℃の酸素濃度40%程度の乾燥雰囲気中で酸化を行い、前記第3絶縁膜709を15nm程度、前記第2シリコン酸化膜710を3nm程度形成する。 For example, oxidation in a dry atmosphere at about the oxygen concentration of 40% 1000 ° C., the third insulating film 709 to 15nm approximately, the second silicon oxide film 710 is formed about 3 nm. この前記第3絶縁膜709を前記MOS型通常トランジスタのゲート絶縁膜として用い、前記第1シリコン酸化膜707及び前記第2シリコン窒化膜710及び前記第2シリコン酸化膜7 With this the third insulating film 709 as a gate insulating film of the MOS type typically transistors, the first silicon oxide film 707 and the second silicon nitride film 710 and the second silicon oxide film 7
10を前記半導体記憶素子のフローティングゲートとコントロールゲート間絶縁膜として用いる。 10 is used as a floating gate and a control gate insulating film of the semiconductor memory device. そして、フォト及びエッチング法により、前記MOS型高電圧用トランジスタを形成する領域上に形成した前記第1シリコン酸化膜707、及び前記第2シリコン窒化膜708、及び前記第2シリコン酸化膜710をすべて、もしくは前記第1シリコン酸化膜707、及び前記第2シリコン窒化膜708、及び前記第2シリコン酸化膜710の一部を除去する。 Then, using a photolithography and etching process, the MOS-type high-voltage said first silicon oxide film 707 is formed on the region where the transistor forming the, and the second silicon nitride film 708, and the second silicon oxide film 710 All or the first silicon oxide film 707, and the second silicon nitride film 708, and removing a portion of the second silicon oxide film 710.

【0081】次に、図7(f)の如く、前記フィールド絶縁膜702、及び前記第1多結晶シリコン膜706、 [0081] Next, as FIG. 7 (f), the field insulating film 702, and the first polysilicon film 706,
及び前記第3絶縁膜709、及び前記第2シリコン酸化膜710上に第2多結晶シリコン膜711を400nm And 400nm and the second polycrystalline silicon film 711 on the third insulating film 709, and the second silicon oxide film 710
程度形成する。 To the extent formation. 通常モノシランガスを620度前後で熱分解させ、前記第2多結晶シリコン711を堆積させる。 To thermally decompose the normal monosilane 620 degrees before and after, depositing the second polysilicon 711. そして、この前記第1多結晶シリコン膜711を低抵抗化するために、たとえば5族の元素(たとえば燐元素や砒素など導電性不純物)をイオン打ち込み法を用いて、1×10 15から1×10 16 atoms・cm -2程度注入する。 Then, in order to reduce the resistance of the first polysilicon film 711, for example, Group 5 elements (e.g. conductive impurity such as phosphorus element or arsenic) by ion implantation, 1 × 10 15 from 1 × 10 16 atoms · cm -2 order of injection.

【0082】次に、図7(g)の如く、フォト及びエッチング法により、前記MOS型通常トランジスタを形成する領域に形成された前記第2多結晶シリコン膜711 [0082] Next, shown in FIG. 7 (g) as, a photoresist and an etching method, the formed in the region for forming the MOS type normally transistor second polycrystalline silicon film 711
の不要部分を除去し、前記MOS型通常トランジスタのゲート電極を形成する。 Unnecessary portion was removed to form a gate electrode of the MOS-type normal transistor.

【0083】さらに、フォト及びエッチング法により、 [0083] In addition, using a photolithography and etching method,
前記半導体記憶素子、及び前記MOS型高電圧用トランジスタを形成する領域に形成された前記第1多結晶シリコン膜706、及び前記第1シリコン酸化膜707、及び前記第2シリコン窒化膜708、及び前記第2シリコン酸化膜710、及び前記第2多結晶シリコン膜711 Said semiconductor memory device, and wherein formed in the region for forming the MOS type high-voltage transistor first polycrystalline silicon film 706, and the first silicon oxide film 707, and the second silicon nitride film 708, and the the second silicon oxide film 710, and the second polycrystalline silicon film 711
の不要部分を除去することにより、前記半導体記憶素子のゲート電極と前記MOS型高電圧用トランジスタのゲート電極を形成する。 By removing an unnecessary portion of, forming a gate electrode of the MOS-type high-voltage transistor and the gate electrode of the semiconductor memory device.

【0084】次に、イオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記半導体記憶素子のソース7 [0084] Then, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, the source 7 of the semiconductor memory device
12とドレイン713、及び前記通常トランジスタのソースオフセット714とドレインオフセット715、前記高電圧用トランジスタのソースオフセット716とドレインオフセット717を形成する。 12 and the drain 713, and the normal source offset 714 and the drain offset 715 of the transistor, forming the source offset 716 and the drain offset 717 of the high-voltage transistor. 例えば、燐元素もしくは硼素元素を60KeV程度のエネルギ−で1×1 For example, the phosphorus element or boron element energy of about 60 KeV - 1 × 1 in
13 atoms・cm -2程度注入することにより、前記MOS型通常トランジスタのソースオフセット714とドレインオフセット715及び、前記MOS型高電圧用トランジスタのソースオフセット716とドレインオフセット717を形成する。 0 by 13 to atoms · cm -2 order of injection, the MOS-type normal and source offset 714 and the drain offset 715 of the transistor, forming the source offset 716 and the drain offset 717 of the MOS-type high-voltage transistor.

【0085】次に図7(h)の如く、前記フィールド絶縁膜702、及び前記第1絶縁膜703、及び前記第2 [0085] Next, as FIG. 7 (h), the field insulating film 702, and the first insulating film 703, and the second
絶縁膜705、及び前記半導体記憶素子のゲート電極、 Insulating film 705, and a gate electrode of the semiconductor memory device,
及び前記MOS型高電圧用トランジスタのゲート電極、 And the MOS-type high voltage gate electrode of the transistor,
及び前記MOS型通常トランジスタのゲート電極上に第4絶縁膜718をCVD法により、500nm程度形成する。 And by the CVD method and the fourth insulating film 718 on the gate electrode of the MOS type normally transistor is 500nm approximately formed. 例えば、前記第4絶縁膜718は高温CVD法(700℃から900℃程度)により、シリコン酸化膜を用いる。 For example, the fourth insulating film 718 by a high temperature CVD method (about 900 ° C. from 700 ° C.), a silicon oxide film. そして、エッチング法により、前記半導体記憶素子のゲート電極の側壁、及び前記MOS型高電圧用トランジスタのゲート電極の側壁、及び前記MOS型通常トランジスタのゲート電極の側壁にのみ前記第4絶縁膜718を残すことにより、それぞれのゲート電極のサイドウォール絶縁膜を形成する。 Then, by etching, the side walls of the gate electrode of the semiconductor memory device, and the side walls of the gate electrode of the MOS-type high-voltage transistor, and the fourth insulating film 718 only on the side wall of the gate electrode of the MOS-type normal transistor by leaving to form side wall insulating films of the gate electrodes. エッチングは、例えば、反応室にガスを導入し、平行に置かれた電極の間に高周波を印加してガスをプラズマ化し、エッチングを行うRIE型ドライエッチング装置を用いて、装置内の圧力を例えば200mTorr、印加RFパワーの大きさを例えば800W、エッチングプロセスガスを例えばC Etching, for example, by introducing a gas into the reaction chamber, and applying a high frequency and plasma gas between the parallel placed electrodes, using a RIE type dry etching apparatus for etching, the pressure within the device for example 200 mTorr, the size for example 800W of the applied RF power, the etch process gas such as C
HF 3 100sccmと例えばC 26 25scc HF 3 100 sccm and for example C 2 F 6 25scc
m、チャンバー温度を例えば15℃の条件でエッチングを行うと、シリコン酸化膜のエッチング速度は450n m, when etched under the conditions of the chamber temperature, for example 15 ° C., the etching rate of the silicon oxide film 450n
m/minで、例えば終点判定後、オーバーエッチングを5%でエッチングを行う。 In m / min, performing etching for example, after the end point determination, overetching 5%. これにより、前記半導体記憶素子のサイドウォール絶縁膜の幅、及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅が0.35μm程度になり、前記MOS型通常トランジスタのサイドウォール絶縁膜の幅が0.2μm程度になる。 Thus, the width of the sidewall insulating film of the semiconductor memory device, and the width of the sidewall insulating film of the MOS-type high-voltage transistor is about 0.35 .mu.m, the width of the sidewall insulating film of the MOS-type normal transistor There is about 0.2μm.

【0086】最後にイオン打ち込み法を用い、燐や砒素などの不純物を注入し、前記MOS型通常トランジスタのソース719とドレイン720、及び前記MOS型高電圧用トランジスタのソース721とドレイン722を形成する。 [0086] Finally, using an ion implantation method, by implanting impurities such as phosphorus or arsenic, to form source 721 and drain 722 of the MOS type normally source 719 and drain 720 of the transistor and the MOS-type high-voltage transistor, .

【0087】以上の製造工程が本発明の一実施例の半導体装置とその製造方法である。 [0087] The above manufacturing process is an example method a semiconductor device and its production of the present invention.

【0088】この様に、MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅をMOS型通常トランジスタのサイドウォール絶縁膜の幅より広くすることにより、前記MOS型高電圧用トランジスタのドレインとソースのオフセット長を前記通常トランジスタのドレインとソースのオフセット長より長くすることができる。 [0088] By thus wider than the width of the side wall insulating film width MOS type normal transistor sidewall insulation film of a MOS-type high-voltage transistor, the drain and source of the MOS-type high-voltage transistor it can be the offset length longer than the offset length of the drain and source of the normal transistor. それにより、通常トランジスタの駆動能力が優れ、且つ高電圧用トランジスタのジャンクション耐圧と動作耐圧が高い、MOS型高電圧用トランジスタとMOS型通常トランジスタを有する半導体装置及びその製造方法を実現することが可能となる。 Thereby, excellent drivability of the normal transistors, and the junction withstand voltage and operating breakdown voltage of the high-voltage transistor is high, it is possible to realize a semiconductor device having a MOS-type high-voltage transistor and the MOS-type normal transistor to become.

【0089】以上本発明者によってなされた発明を、前記実施例に基づき、具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、変形し得ることは勿論である。 [0089] The invention made by the above inventors, based on the embodiment has been specifically described, the present invention is not limited to the above embodiments without departing from the scope and spirit thereof, variations it is a matter of course that may be. 例えば、本発明の製造方法及びその製造方法の実施例では、 For example, in an embodiment of the manufacturing method and the manufacturing method thereof of the present invention,
半導体記憶素子のコントロールゲートとして多結晶シリコン膜を用いたが、高融点金属シリサイド等を用いた場合でも有効である。 Using a polycrystalline silicon film as the control gate of the semiconductor memory device, but is effective even when a refractory metal silicide.

【0090】また、実施例3では半導体記憶素子のフローティングゲートとコントロールゲート間絶縁膜としてONO膜(Si0 2 /SiN/Si0 2 )を用いたが、シリコン酸化膜やNO膜(SiN/Si0 2 )を用いた場合でも有効である。 [0090] Furthermore, although using the ONO film (Si0 2 / SiN / Si0 2 ) as a floating gate and a control gate insulating film of a semiconductor memory device in the third embodiment, a silicon oxide film or a NO film (SiN / Si0 2) it is effective even when using.

【0091】 [0091]

【発明の効果】本発明によれば、MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅をMOS型通常トランジスタのサイドウォール絶縁膜の幅より広くすることにより、前記MOS型高電圧用トランジスタのドレインとソースのオフセット長を前記通常トランジスタのドレインとソースのオフセット長より長くすることができる。 According to the present invention, by greater than the width of the sidewall insulating film of the width of the sidewall insulating film of the MOS-type high-voltage transistor MOS type normal transistors, the MOS-type high-voltage transistor the offset length of the drain and source can be longer than the offset length of the drain and source of the normal transistor. それにより、通常トランジスタの駆動能力が優れ、 Thereby, excellent drivability of the normal transistor,
且つ高電圧用トランジスタのジャンクション耐圧と動作耐圧が高い、MOS型高電圧用トランジスタとMOS型通常トランジスタを有する半導体装置及びその製造方法を実現することが可能となる。 And the junction withstand voltage and operating breakdown voltage of the high-voltage transistor is high, it is possible to realize a semiconductor device having a MOS-type high-voltage transistor and the MOS-type normal transistor.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体装置の一実施例を説明するための主要断面図である。 1 is a principal cross-sectional view for explaining an embodiment of a semiconductor device of the present invention.

【図2】本発明の半導体装置の製造方法の一実施例を工程順に説明するための主要断面図である。 2 is a main sectional view for explaining an embodiment in the order of steps of the method of manufacturing the semiconductor device of the present invention.

【図3】本発明の半導体装置の一実施例を説明するための主要断面図である。 3 is a main sectional view for explaining an embodiment of a semiconductor device of the present invention.

【図4】本発明の半導体装置の製造方法の一実施例を工程順に説明するための主要断面図である。 4 is a principal cross-sectional view for explaining an embodiment in the order of steps of the method of manufacturing the semiconductor device of the present invention.

【図5】本発明の半導体装置の製造方法の一実施例を工程順に説明するための主要断面図である。 5 is a principal cross-sectional view for explaining an embodiment in the order of steps of the method of manufacturing the semiconductor device of the present invention.

【図6】本発明の半導体装置の一実施例を説明するための主要断面図である。 6 is a main sectional view for explaining an embodiment of a semiconductor device of the present invention.

【図7】本発明の半導体装置の製造方法の一実施例を工程順に説明するための主要断面図である。 7 is a main sectional view for explaining an embodiment of a method of manufacturing a semiconductor device of the present invention in order of steps.

【図8】従来の半導体装置を説明するための主要断面図である。 8 is a main sectional view for explaining a conventional semiconductor device.

【図9】従来の半導体装置の製造方法を工程順に説明するための主要断面図である。 9 is a main sectional view for explaining a step of the production method of the conventional semiconductor device.

【図10】従来の半導体装置を説明するための主要断面図である。 10 is a principal cross-sectional view for explaining a conventional semiconductor device.

【図11】従来の半導体装置の製造方法を工程順に説明するための主要断面図である。 11 is a principal cross-sectional views for explaining the steps of the production method of the conventional semiconductor device.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 半導体基板 102 フィールド絶縁膜 103 MOS型高電圧用トランジスタのゲート絶縁膜 104 MOS型通常トランジスタのゲート絶縁膜 105 MOS型高電圧用トランジスタのゲート電極 106 MOS型通常トランジスタのゲート電極 107 MOS型高電圧用トランジスタのサイドウォール絶縁膜 108 MOS型通常トランジスタのサイドウォール絶縁膜 109 MOS型高電圧用トランジスタのソースオフセット 110 MOS型高電圧用トランジスタのドレインオフセット 111 MOS型通常トランジスタのソースオフセット 112 MOS型通常トランジスタのドレインオフセット 113 MOS型高電圧用トランジスタのソース 114 MOS型高電圧用トランジスタのドレイン 115 MOS型通常トランジスタ 101 semiconductor substrate 102 field insulating film 103 MOS-type high-voltage gate insulating film 104 MOS-type normal gate electrode 107 MOS-type high-voltage of the gate electrode 106 MOS-type normal transistor gate insulating film 105 MOS-type high-voltage transistor of the transistor of the transistor sidewall insulating film 108 MOS type usually sidewall insulating film 109 source offset 112 MOS-type normal transistor drain offset 111 MOS-type normal transistor source offset 110 MOS-type high-voltage transistor of the MOS type high-voltage transistor of the transistor of use transistor drain 115 MOS-type normal transistor source 114 MOS-type high-voltage transistor of the drain offset 113 MOS-type high-voltage transistor of ソース 116 MOS型通常トランジスタのドレイン 201 半導体基板 202 フィールド絶縁膜 203 第1絶縁膜 204 第1フォトレジスト 205 第2絶縁膜 206 多結晶シリコン膜 207 MOS型高電圧用トランジスタのソースオフセット 208 MOS型高電圧用トランジスタのドレインオフセット 209 MOS型通常トランジスタのソースオフセット 210 MOS型通常トランジスタのドレインオフセット 211 第3絶縁膜 212 第2フォトレジスト 213 MOS型高電圧用トランジスタのソース 214 MOS型高電圧用トランジスタのドレイン 215 MOS型通常トランジスタのソース 216 MOS型通常トランジスタのドレイン 301 半導体基板 302 フィールド絶縁膜 303 MOS型高電圧用トランジ Source 116 drain 201 semiconductor substrate 202 field insulating film 203 of the MOS normal transistors first insulating film 204 first photoresist 205 second insulating film 206 polycrystal silicon film 207 MOS-type high-voltage source offset 208 MOS-type high-voltage transistors drains offset 209 MOS-type normal source offset 210 MOS type normally drain offset 211 third insulating film 212 second source 214 MOS-type high-voltage transistor of the photoresist 213 MOS-type high-voltage transistor of the transistor of the transistor of use transistor 215 MOS type usually transient for source 216 MOS type normally drain 301 semiconductor substrate 302 field insulating film 303 MOS-type high-voltage transistors of the transistor タのゲート絶縁膜 304 MOS型通常トランジスタのゲート絶縁膜 305 MOS型高電圧用トランジスタのゲート電極 306 MOS型通常トランジスタのゲート電極 307 MOS型高電圧用トランジスタのサイドウォール絶縁膜 308 MOS型通常トランジスタのサイドウォール絶縁膜 309 MOS型高電圧用トランジスタのソースオフセット 310 MOS型高電圧用トランジスタのドレインオフセット 311 MOS型通常トランジスタのソースオフセット 312 MOS型通常トランジスタのドレインオフセット 313 MOS型高電圧用トランジスタのソース 314 MOS型高電圧用トランジスタのドレイン 315 MOS型通常トランジスタのソース 316 MOS型通常トランジスタのドレイン 401 半導体基板 402 Data of the gate insulating film 305 of the gate electrode 307 MOS-type high-voltage transistor of the gate electrode 306 MOS-type normal transistors of the MOS type high-voltage transistor sidewall insulation film 308 MOS-type normal transistor gate insulating film 304 MOS-type normal transistor sidewall insulating film 309 MOS-type high-voltage transistor of the source offset 310 MOS-type high source offset drain offset 311 MOS-type normal transistor voltage transistor 312 MOS-type normal source 314 of drain offset 313 MOS-type high-voltage transistor of the transistor drain of the source 316 MOS-type normal transistor drain 315 MOS-type normal transistors of the MOS type high-voltage transistor 401 semiconductor substrate 402 フィールド絶縁膜 403 第1絶縁膜 404 第1フォトレジスト 405 第2絶縁膜 406 多結晶シリコン膜 407 第2フォトレジスト 408 MOS型高電圧用トランジスタのソースオフセット 409 MOS型高電圧用トランジスタのドレインオフセット 410 MOS型通常トランジスタのソースオフセット 411 MOS型通常トランジスタのドレインオフセット 412 第3絶縁膜 413 MOS型高電圧用トランジスタのソース 414 MOS型高電圧用トランジスタのドレイン 415 MOS型通常トランジスタのソース 416 MOS型通常トランジスタのドレイン 501 半導体基板 502 フィールド絶縁膜 503 第1絶縁膜 504 第1多結晶シリコン膜 505 第2絶縁膜 506 第3絶縁膜 507 第2多結晶シリコン Field insulating film 403 first insulating film 404 first photoresist 405 second insulating film 406 polycrystal silicon film 407 second photoresist 408 drain offset 410 MOS source offset 409 MOS-type high-voltage transistor of the MOS type high-voltage transistor type normal source offset 411 MOS type normally drain offset 412 third source 416 MOS-type normal transistor drain 415 MOS-type normal transistor source 414 MOS-type high-voltage transistor of the insulating film 413 MOS-type high-voltage transistor of the transistor of the transistor drain 501 semiconductor substrate 502 field insulating film 503 first insulating film 504 first polycrystalline silicon film 505 second insulating film 506 third insulating film 507 second polycrystalline silicon 508 MOS型高電圧用トランジスタのソースオフセット 509 MOS型高電圧用トランジスタのドレインオフセット 510 MOS型通常トランジスタのソースオフセット 511 MOS型通常トランジスタのドレインオフセット 512 第4絶縁膜 513 MOS型高電圧用トランジスタのソース 514 MOS型高電圧用トランジスタのドレイン 515 MOS型通常トランジスタのソース 516 MOS型通常トランジスタのドレイン 601 半導体基板 602 フィールド絶縁膜 603 半導体記憶素子のゲート絶縁膜 604 半導体記憶素子の第1多結晶シリコン膜(フローティングゲート) 605 MOS型高電圧用トランジスタのゲート絶縁膜 606 MOS型通常トランジスタのゲート絶縁膜 607 半導体記憶素子のフローテ 508 The source of drain offset 512 fourth insulating film 513 MOS-type high-voltage transistor of the source offset 511 MOS-type normal transistor drain offset 510 MOS-type normal transistor source offset 509 MOS-type high-voltage transistor of the MOS type high-voltage transistor 514 first polycrystalline silicon film of the gate insulating film 604 a semiconductor memory device of the drain 601 the semiconductor substrate 602 field insulating film 603 a semiconductor memory device of the source 516 MOS-type normal transistor drain 515 MOS-type normal transistors of the MOS type high-voltage transistor ( floating gate) 605 Groote gate insulating film 606 MOS-type normal gate insulating film 607 a semiconductor memory device of the transistor of the MOS type high-voltage transistor ィングゲートとコントロールゲート間絶縁膜 608 半導体記憶素子の第2多結晶シリコン膜(コントロールゲート) 609 MOS型通常トランジスタのゲート電極 610 MOS型高電圧用トランジスタのゲート電極 611 半導体記憶素子のサイドウォール絶縁膜 612 MOS型通常トランジスタのサイドウォール絶縁膜 613 MOS型高電圧用トランジスタのサイドウォール絶縁膜 614 MOS型通常トランジスタのソースオフセット 615 MOS型通常トランジスタのドレインオフセット 616 MOS型高電圧用トランジスタのソースオフセット 617 MOS型高電圧用トランジスタのドレインオフセット 618 半導体記憶素子のソース 619 半導体記憶素子のドレイン 620 MOS型通常トランジスタのソース 621 The second polycrystalline silicon film (control gate) 609 sidewall insulation film of the gate electrode 611 a semiconductor memory element of the gate electrode 610 MOS-type high-voltage transistor of the MOS type normal transistor Ingugeto the control gate insulating film 608 a semiconductor memory device 612 MOS-type normal transistor sidewall insulation film 613 MOS-type high voltage transistor sidewall insulation film 614 MOS-type normal source offset 615 MOS type normally drain offset 616 MOS-type high-voltage source offset 617 MOS transistor of the transistor of the transistor -type high source drain 620 MOS-type normal transistor source 619 a semiconductor memory device of the drain offset 618 a semiconductor memory device voltage transistor 621 MOS型通常トランジスタのドレイン 622 MOS型高電圧用トランジスタのソース 623 MOS型高電圧用トランジスタのドレイン 701 半導体基板 702 フィールド絶縁膜 703 第1絶縁膜 704 フォトレジスト 705 第2絶縁膜 706 第1多結晶シリコン膜 707 第1シリコン酸化膜 708 第2シリコン窒化膜 709 第3絶縁膜 710 第2シリコン酸化膜 711 第2多結晶シリコン膜 712 半導体記憶素子のソース 713 半導体記憶素子のドレイン 714 MOS型通常トランジスタのソースオフセット 715 MOS型通常トランジスタのドレインオフセット 716 MOS型高電圧用トランジスタのソースオフセット 717 MOS型高電圧用トランジスタのドレインオフセット 718 第4絶縁膜 719 MO MOS type normally drain 622 MOS-type high drain 701 semiconductor substrate 702 field insulating film 703 first insulating film source 623 MOS-type high-voltage transistor of the voltage transistor 704 photoresist 705 second insulating film 706 first polysilicon transistor film 707 source of the drain 714 MOS-type normal transistors of the first silicon oxide film 708 the second silicon nitride film 709 third insulating film 710 source 713 semiconductor memory element of the second silicon oxide film 711 second polycrystalline silicon film 712 a semiconductor memory device offset 715 MOS type normally drain offset 716 drain offset 718 fourth insulating film 719 MO source offset 717 MOS-type high-voltage transistor of the MOS type high-voltage transistor of the transistor 型通常トランジスタのソース 720 MOS型通常トランジスタのドレイン 721 MOS型高電圧用トランジスタのソース 722 MOS型高電圧用トランジスタのドレイン 801 半導体基板 802 フィールド絶縁膜 803 第1ゲート絶縁膜 804 第2ゲート絶縁膜 805 MOS型高電圧用トランジスタのゲート電極 806 MOS型通常トランジスタのゲート電極 807 第1サイドウォール絶縁膜 808 第2サイドウォール絶縁膜 809 MOS型高電圧用トランジスタのソースオフセット 810 MOS型高電圧用トランジスタのドレインオフセット 811 MOS型通常トランジスタのソースオフセット 812 MOS型通常トランジスタのドレインオフセット 813 MOS型通常トランジスタのソース 814 MOS型通常 Type normally source 720 MOS-type normal transistor drain 721 MOS-type high-voltage transistor source 722 MOS-type high-voltage transistor of the drain 801 the semiconductor substrate 802 field insulating film 803 a first gate insulating film of the transistor 804 second gate insulating film 805 the drain of the gate electrode 806 MOS-type normal gate electrode 807 first sidewall insulating film 808 source offset 810 MOS-type high-voltage transistor of the second side wall insulating film 809 MOS-type high-voltage transistor of the transistor of the MOS type high-voltage transistor offset 811 of the drain offset 813 MOS-type normal transistor source offset 812 MOS-type normal transistors of the MOS type normally transistor source 814 MOS type usually ランジスタのドレイン 815 MOS型高電圧用トランジスタのソース 816 MOS型高電圧用トランジスタのドレイン 901 半導体基板 902 フィールド絶縁膜 903 第1絶縁膜 904 フォトレジスト 905 第2絶縁膜 906 多結晶シリコン膜 907 MOS型高電圧用トランジスタのソースオフセット 908 MOS型高電圧用トランジスタのドレインオフセット 909 MOS型通常トランジスタのソースオフセット 910 MOS型通常トランジスタのドレインオフセット 911 第3絶縁膜 912 MOS型高電圧用トランジスタのソース 913 MOS型高電圧用トランジスタのドレイン 914 MOS型通常トランジスタのソース 915 MOS型通常トランジスタのドレイン 1001 半導体基板 1002 フィールド絶 Drain 901 semiconductor substrate 902 field insulating film 903 of the source 816 MOS-type high-voltage transistor drain 815 MOS-type high-voltage transistor of the transistor first insulating film 904 photoresist 905 second insulating film 906 polycrystal silicon film 907 MOS-type high drain offset 911 of the source offset 910 MOS-type normal transistor drain offset 909 MOS-type normal transistor source offset 908 MOS-type high-voltage transistor of the voltage transistor third insulating film 912 MOS-type high-voltage source 913 MOS-type high transistor drain 1001 semiconductor substrate 1002 field insulation of the source 915 MOS-type normal transistor drain 914 MOS-type normal transistor voltage transistor 縁膜 1003 第1絶縁膜 1004 第2絶縁膜 1005 第3絶縁膜 1006 第1導体層(フローティングゲート) 1007 第4絶縁膜 1008 第2導体層(コントロールゲート) 1009 MOS型通常トランジスタのゲート電極 1010 MOS型高電圧用トランジスタのゲート電極 1011 半導体記憶素子のサイドウォール絶縁膜 1012 MOS型通常トランジスタのサイドウォール絶縁膜 1013 MOS型高電圧用トランジスタのサイドウォール絶縁膜 1014 半導体記憶素子のソース 1015 半導体記憶素子のドレイン 1016 MOS型通常トランジスタのソースオフセット 1017 MOS型通常トランジスタのドレインオフセット 1018 MOS型高電圧用トランジスタのソースオフセット 1019 MOS型高電 Enmaku 1003 the first insulating film 1004 second insulating film 1005 third insulating film 1006 first conductive layer (floating gate) 1007 fourth insulating film 1008 second conductive layer (control gate) 1009 MOS type normal gate electrode 1010 MOS transistor -type high voltage transistor source 1015 semiconductor memory device of the sidewall insulating films 1014 semiconductor memory device of the sidewall insulating films 1013 MOS-type high-voltage transistor of the sidewall insulating films 1012 MOS type normal transistor gate electrode 1011 semiconductor memory element drain 1016 MOS type normally source offset 1019 MOS type high conductivity of the drain offset 1018 MOS-type high-voltage transistor of the source offset 1017 MOS type normal transistor transistor 圧用トランジスタのドレインオフセット 1020 MOS型通常トランジスタのソース 1021 MOS型通常トランジスタのドレイン 1022 MOS型高電圧用トランジスタのソース 1023 MOS型高電圧用トランジスタのドレイン 1101 半導体基板 1102 フィールド絶縁膜 1103 第1絶縁膜 1104 第1多結晶シリコン膜 1105 第2絶縁膜 1106 第3絶縁膜 1107 第4絶縁膜 1108 第5絶縁膜 1109 第2多結晶シリコン膜 1110 半導体記憶素子のソース 1111 半導体記憶素子のドレイン 1112 MOS型通常トランジスタのソースオフセット 1113 MOS型通常トランジスタのドレインオフセット 1114 MOS型高電圧用トランジスタのソースオフセット 1115 MOS型高電圧用ト Drain 1101 semiconductor substrate 1102 field insulating film 1103 of the drain offset 1020 MOS type normally source 1023 MOS-type high-voltage transistor of the drain 1022 MOS-type high-voltage transistor source 1021 MOS type normal transistors of the transistor of the pressure transistor first insulating film 1104 drain 1112 MOS type normal transistors of the first polycrystalline silicon film 1105 second insulating film 1106 third insulating film 1107 fourth insulating film 1108 fifth insulating film 1109 source 1111 semiconductor memory element of the second polycrystalline silicon film 1110 semiconductor memory element door for the source offset 1115 MOS-type high-voltage of the drain offset 1114 MOS-type high-voltage transistor of the source offset 1113 MOS type usually transistor ンジスタのドレインオフセット 1116 第6絶縁膜 1117 MOS型通常トランジスタのソース 1118 MOS型通常トランジスタのドレイン 1119 MOS型高電圧用トランジスタのソース 1120 MOS型高電圧用トランジスタのドレイン Drains offset 1116 sixth insulating film 1117 MOS type normally source 1120 MOS-type high-voltage transistor of the drain 1119 MOS-type high-voltage transistor source 1118 MOS type normal transistor transistor of Njisuta

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 5識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 H01L 29/78 371 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 5 in identification symbol Agency Docket No. FI art display portion H01L 29/792 H01L 29/78 371

Claims (12)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】MOS型トランジスタを有する半導体装置において、前記MOS型トランジスタのサイドウォール絶縁膜の幅が異なっているMOS型トランジスタを有していることを特徴とする半導体装置。 1. A semiconductor device having a MOS transistor, and wherein a has a MOS transistor width of the sidewall insulating film of the MOS transistor is different.
  2. 【請求項2】MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置において、前記MOS 2. A semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, said MOS
    型トランジスタのサイドウォール絶縁膜の幅が、前記M The width of the sidewall insulating film type transistors, the M
    OS型高電圧用トランジスタの絶縁膜サイドウォールの幅より、短いことを特徴とする半導体装置。 Than the width of the insulating film sidewall of OS type high-voltage transistor, shorter wherein a.
  3. 【請求項3】MOS型トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS型トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS型トランジスタのゲート絶縁膜上に導体層を形成する工程、前記導体層の不要部分を除去することにより、前記MOS型トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記MOS型トランジスタのゲート絶縁膜及び前記MOS型トランジスタのゲート電極上に絶縁膜を形成する工程、 3. A method of manufacturing a semiconductor device having a MOS transistor, forming a field insulating film on a semiconductor substrate, forming a gate insulating film of the MOS transistor on said semiconductor substrate, said field insulation film and forming a conductive layer on the gate insulating film of the MOS transistor, by removing the unnecessary portions of the conductive layer, forming a gate electrode of said MOS transistor, said field insulating film and the forming an insulating film on the gate insulating film and the gate electrode of the MOS transistor of the MOS type transistors,
    前記絶縁膜の一部を薄くする工程、前記絶縁膜をエッチングすることにより、前記MOS型トランジスタのサイドウォール絶縁膜を形成する工程、からなることを特徴とする半導体装置の製造方法。 It said step of thinning a portion of the insulating film, wherein by etching the insulating film, the semiconductor device manufacturing method characterized by comprising the step of forming the sidewall insulating film of the MOS transistor.
  4. 【請求項4】MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置の製造方法において、 4. A method of manufacturing a MOS type transistor and a MOS type semiconductor device having a high-voltage transistor,
    半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MO Forming a field insulating film on a semiconductor substrate, forming a gate insulating film of the MOS-type high-voltage transistor with a gate insulating film of the MOS transistor on said semiconductor substrate, said field insulation film and the MO
    S型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜上に導体層を形成する工程、前記導体層の不要部分を部分を除去することにより、前記MOS型トランジスタのゲート電極と前記MO Forming a conductive layer on the gate insulating film of the MOS-type high-voltage transistor with a gate insulating film of the S-type transistors, by removing the portion of the unnecessary portion of the conductive layer, and the gate electrode of the MOS transistor the MO
    S型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜、及び前記MOS型トランジスタのゲート電極、及び前記MOS型高電圧用トランジスタのゲート電極上に絶縁膜を形成する工程、前記MO Forming a gate electrode of the S-type high-voltage transistor, the step of forming the field insulating film, and a gate electrode of the MOS transistor, and an insulating film on the gate electrode of the MOS-type high-voltage transistor, the MO
    S型トランジスタを形成する領域上に形成された前記絶縁膜を薄くする工程、前記絶縁膜をエッチングすることにより前記MOS型トランジスタ及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする半導体装置の製造方法。 The step of thinning the insulating film formed on the region for forming a S-type transistor, the step of forming the MOS transistors and the sidewall insulating film of the MOS-type high-voltage transistor by etching the insulating film the method of manufacturing a semiconductor device characterized by comprising.
  5. 【請求項5】第1MOS型トランジスタのゲート電極の高さが、第2MOS型トランジスタのゲート電極の高さより低く、前記第1MOS型トランジスタのサイドウォール絶縁膜の幅が前記第2MOS型トランジスタのサイドウォール絶縁膜の幅より短いことを特徴とする半導体装置。 The height of 5. The gate electrode of the first 1MOS type transistor is lower than the height of the gate electrode of the 2MOS transistor, said first 1MOS type width of the transistor in the sidewall insulating film of the second 2MOS type transistor sidewall wherein a shorter than the width of the insulating film.
  6. 【請求項6】MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置において、前記MOS 6. A semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, said MOS
    型トランジスタのゲ−ト電極の高さが、前記MOS型高電圧用トランジスタのゲート電極の高さより低く、前記MOS型トランジスタのサイドウォール絶縁膜の幅が前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅より短いことを特徴とする半導体装置。 Type transistor gate - height of gate electrode is lower than the height of the gate electrode of the MOS-type high-voltage transistor, the sidewall insulation of the MOS transistor of the sidewall insulating width the MOS-type high-voltage transistor of the film wherein a shorter than the width of the film.
  7. 【請求項7】MOS型トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS型トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS型トランジスタのゲート絶縁膜上に導体層を形成する工程、前記導体層の一部を薄くする工程、前記導体層の不要部分を部分を除去することにより、前記MOS型トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記MOS型トランジスタのゲート絶縁膜及び前記MOS型トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより、前記MOS型トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする半導体 7. A method of manufacturing a semiconductor device having a MOS transistor, forming a field insulating film on a semiconductor substrate, forming a gate insulating film of the MOS transistor on said semiconductor substrate, said field insulation film and forming a conductive layer on the gate insulating film of the MOS transistor, the step of thinning a portion of the conductor layer, by removing the portion of the unnecessary portion of the conductive layer, of the MOS type transistor forming a gate electrode, the step of forming the field insulating film and the gate insulating film and the insulating film on the gate electrode of the MOS transistor of the MOS type transistors, by etching the insulating film, the MOS-type transistor semiconductors, comprising the step of forming the sidewall insulating film 置の製造方法。 Method of manufacturing location.
  8. 【請求項8】MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置の製造方法において、 8. The manufacturing method of a MOS transistor and a MOS type semiconductor device having a high-voltage transistor,
    半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に前記MOS型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MO Forming a field insulating film on a semiconductor substrate, forming a gate insulating film of the MOS-type high-voltage transistor with a gate insulating film of the MOS transistor on said semiconductor substrate, said field insulation film and the MO
    S型トランジスタのゲート絶縁膜と前記MOS型高電圧用トランジスタのゲート絶縁膜上に導体層を形成する工程、前記MOS型トランジスタを形成する領域上に形成された前記導体層を薄くする工程、前記導体層の不要部分を部分を除去することにより、前記MOS型トランジスタのゲート電極と前記MOS型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜、 Forming a conductive layer on the gate insulating film of the gate insulating film and the MOS-type high-voltage transistor of the S-type transistor, the step of thinning the conductor layer formed on a region forming the MOS transistor, wherein by removing the portion of the unnecessary portion of the conductive layer, forming a gate electrode of the MOS-type high-voltage transistor and the gate electrode of the MOS transistor, the field insulating film,
    及び前記MOS型トランジスタのゲート電極、及び前記MOS型高電圧用トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより前記MOS型トランジスタ及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする半導体装置の製造方法。 And forming an insulating film on the gate electrode of the gate electrode, and the MOS-type high-voltage transistor of the MOS transistor, the insulating film of the MOS transistors and the MOS-type high-voltage transistor by etching the method of manufacturing a semiconductor device characterized by comprising the step of forming a side wall insulating film.
  9. 【請求項9】半導体基板上にフィールド絶縁膜を形成する工程,前記半導体基板上に第1MOS型トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記第1MOS型トランジスタのゲート絶縁膜上に第1導体層を形成する工程、第2MOS型トランジスタを形成する領域に形成された前記第1導体層及び、前記第1MOS型トランジスタのゲート絶縁膜を除去する工程、前記半導体基板及び、前記第1導体層上に前記第2MOS型トランジスタのゲート絶縁膜を形成する工程、前記第1導体層上に形成した前記第2MOS型トランジスタのゲート絶縁膜をすべてもしくは一部を除去する工程、前記フィールド絶縁膜及び前記第1導体層及び前記第2MOS型トランジスタのゲート絶縁膜上に第2 Forming a 9. field insulating on the semiconductor substrate film, forming a gate insulating film of the 1MOS transistor on said semiconductor substrate, said field insulating film and the gate insulating film of the first 1MOS transistor forming a first conductive layer on top, formed in said region for forming the first 2MOS transistor first conductor layer and a step of removing the gate insulating film of the first 1MOS transistor, said semiconductor substrate and said forming a gate insulating film of the first 2MOS type transistor on the first conductive layer, removing all or part of the gate insulating film of the first 2MOS transistor formed on the first conductive layer, said field the second on the insulating film and the first conductive layer and the gate insulating film of the first 2MOS transistor
    導体層を形成する工程、前記第1導体層及び、前記第2 Forming a conductor layer, the first conductive layer and the second
    導体層の不要部分を除去することにより前記第1MOS Wherein by removing the unnecessary portions of the conductive layer first 1MOS
    型トランジスタ及び前記第2MOS型トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記第1MOS型トランジスタのゲート絶縁膜及び前記第2MOS型トランジスタのゲート絶縁膜膜及び前記第1 -Type transistor and the gate electrode of the second 2MOS transistor process, the field insulating film and the gate insulating film layer and the first gate insulating film and the second 2MOS transistor of the first 1MOS transistor
    MOS型トランジスタのゲート電極及び前記第2MOS The gate of the MOS transistor electrode and the first 2MOS
    型トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより、前記第1 Forming an insulating film on the gate electrode of the type transistors, by etching the insulating film, the first
    MOS型トランジスタのサイドウォール絶縁膜及び前記第2MOS型トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising the step of forming a side wall insulating film and the sidewall insulating film of the first 2MOS type transistor of the MOS type transistor.
  10. 【請求項10】MOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置の製造方法において、半導体基板上にフィールド絶縁膜を形成する工程, 10. A method of manufacturing a semiconductor device having a MOS transistor and a MOS-type high-voltage transistor, forming a field insulating film on a semiconductor substrate,
    前記半導体基板上に前記MOS型高電圧用トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜及び、前記MOS型高電圧用トランジスタのゲート絶縁膜上に第1導体層を形成する工程、前記MOS型トランジスタを形成する領域に形成された前記第1導体層及び、前記MOS型高電圧用トランジスタのゲート絶縁膜を除去する工程、前記半導体基板及び、前記第1導体層上に前記MOS型トランジスタのゲート絶縁膜を形成する工程、前記第1導体層上に形成した前記MOS型トランジスタのゲート絶縁膜をすべてもしくは一部を除去する工程、前記フィールド絶縁膜及び前記第1導体層及び前記MOS型トランジスタのゲート絶縁膜上に第2導体層を形成する工程、前記第1導体層及び、前記第2導体層の不要部分を除去 Forming a gate insulating film of the MOS-type high-voltage transistor on said semiconductor substrate, said field insulation film and forming a first conductive layer on the gate insulating film of the MOS-type high-voltage transistor, the said first conductor layer formed in the region for forming the MOS type transistor and, the step of removing the gate insulating film of the MOS-type high-voltage transistor, the semiconductor substrate and said MOS transistor in said first conductive layer forming a gate insulating film, the step of removing all or part of the gate insulating film of the MOS transistor formed on the first conductive layer, said field insulating film and the first conductive layer and the MOS type removal step, the first conductor layer and an unnecessary portion of the second conductive layer forming a second conductive layer on the gate insulating film of the transistor ることにより前記MOS型トランジスタ及び前記MOS型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記トランジスタのゲート絶縁膜及び前記MOS型高電圧用トランジスタのゲート絶縁膜膜及び前記MOS型トランジスタのゲート電極及び前記MOS型高電圧用トランジスタのゲート電極上に絶縁膜を形成する工程、前記絶縁膜をエッチングすることにより、前記MOS型トランジスタのサイドウォール絶縁膜及び前記MOS型高電圧用トランジスタのサイドウォール絶縁膜を形成する工程からなることを特徴とする半導体装置の製造方法。 Forming a gate electrode of the MOS transistor and the MOS-type high-voltage transistor by Rukoto, the field insulating film and the gate insulating film layer and the MOS gate insulating film and the MOS-type high-voltage transistor of said transistor forming an insulating film on the gate electrode of the gate electrode and the MOS-type high-voltage transistor of the type transistors step, by etching the insulating film, sidewall insulating film and the MOS-type high voltage of the MOS transistor the method of manufacturing a semiconductor device characterized by comprising the step of forming a side wall insulating film of a transistor.
  11. 【請求項11】フローティングゲートとコントロールゲートとを有するMOS型トランジスタ構造をなし、前記フローティングゲートへの電荷の注入状態の如何によって、前記コントロールゲートの前記MOSトランジスタの特性の制御しきい値電圧が変化する半導体記憶素子、 11. None of the MOS transistor structure having a floating gate and a control gate, depending upon which the injection state of charge to the floating gate, control the threshold voltage characteristics of the MOS transistor of the control gate is changed the semiconductor memory element,
    及び前記半導体記憶素子を駆動する為のMOS型トランジスタとMOS型高電圧用トランジスタを有する半導体装置において、前記MOS型トランジスタのゲ−ト電極の高さが、前記MOS型高電圧用トランジスタのゲート電極の高さより低く、前記MOS型トランジスタのサイドウォール絶縁膜の幅が前記MOS型高電圧用トランジスタのサイドウォール絶縁膜の幅より短いことからなることを特徴とする半導体装置。 And a semiconductor device having a MOS transistor and a MOS-type high-voltage transistor for driving the semiconductor memory device, the MOS transistor of the gate - the height of the gate electrode is a gate electrode of the MOS-type high-voltage transistor lower than the height, and wherein a width of the sidewall insulating film of the MOS transistor consists shorter than the width of the sidewall insulating film of the MOS-type high-voltage transistor.
  12. 【請求項12】フローティングゲートとコントロールゲートとを有するMOS型トランジスタ構造をなし、前記フローティングゲートへの電荷の注入状態の如何によって、前記コントロールゲートの前記MOSトランジスタの特性の制御しきい値電圧が変化する半導体記憶素子、 12. None of the MOS transistor structure having a floating gate and a control gate, depending upon which the injection state of charge to the floating gate, control the threshold voltage characteristics of the MOS transistor of the control gate is changed the semiconductor memory element,
    及び前記半導体記憶素子を駆動する為のMOS型高電圧用トランジスタとMOS型トランジスタを有する半導体装置において、半導体基板上にフィールド絶縁膜を形成する工程、前記半導体記憶素子を形成する領域の前記半導体基板上に前記半導体記憶素子のトンネル絶縁膜を形成し、前記MOS型高電圧用トランジスタを形成する領域の前記半導体基板上に前記MOS型高電圧用トランジスタのゲート絶縁膜を形成する工程、前記フィールド絶縁膜、及び前記半導体記憶素子のトンネル絶縁膜及び前記MOS型高電圧用トランジスタのゲート絶縁膜上に第1導体層(フローティングゲート)を形成する工程、前記MOS型トランジスタを形成する領域に形成された前記第1導体層を除去する工程、前記半導体基板上に前記MOS型トランジ And wherein in a semiconductor device having a MOS-type high-voltage transistor and the MOS transistor for driving the semiconductor memory device, the step of forming a field insulating film on a semiconductor substrate, the semiconductor substrate in the region for forming the semiconductor memory element a tunnel insulating film of the semiconductor memory device is formed on, forming a gate insulating film of the MOS-type high-voltage transistor on the semiconductor substrate in the region for forming the MOS type high-voltage transistor, said field insulation film, and forming the first conductive layer (floating gate) formed on the gate insulating film of the tunnel insulating film and the MOS-type high-voltage transistor of the semiconductor memory device, which is formed in a region for forming the MOS type transistor removing the first conductive layer, said MOS-type transients on the semiconductor substrate タのゲート絶縁膜を形成し、前記第1導体層上に第1絶縁膜を形成する工程、前記MOS型高電圧用トランジスタを形成する領域に形成された前記第1絶縁膜を全てもしくは一部除去する工程、前記フィールド絶縁膜及び前記第1導体層及び前記MOS型トランジスタのゲート絶縁膜及び前記第1絶縁膜上に第2導体層(コントロールゲート)を形成する工程、前記第1 Forming a gate insulating film of the capacitor, a first step of forming an insulating film, all or a portion of the first insulating film formed in a region for forming the MOS type high-voltage transistor on the first conductive layer removing, the step of forming a second conductive layer (control gate) in the field insulating film and the gate insulating film and the first insulating film on the first conductive layer and said MOS transistor, said first
    導体層及び前記第1絶縁膜及び前記第2導体層の不要部分を除去することにより、前記半導体記憶素子のゲート電極及び前記MOS型トランジスタのゲート電極及び前記MOS型高電圧用トランジスタのゲート電極を形成する工程、前記フィールド絶縁膜及び前記半導体記憶素子のトンネル絶縁膜及び前記MOS型トランジスタのゲート絶縁膜及び前記MOS型高電圧用トランジスタのゲート絶縁膜及び前記半導体記憶素子のゲート電極及び前記MOS型トランジスタのゲート電極及び前記MOS型高電圧用トランジスタのゲート電極上に第2絶縁膜を形成する工程、前記第2絶縁膜をエッチングすることにより、前記半導体記憶素子のサイドウォール絶縁膜及び前記MOS型トランジスタのサイドウォール絶縁膜及び前記MOS型高電圧用 By removing unnecessary portions of the conductive layer and the first insulating film and the second conductive layer, a gate electrode and a gate electrode of the MOS-type high-voltage transistor of the gate electrode and the MOS transistor of the semiconductor memory device forming, the field insulating film and the tunnel insulating film and the gate electrode and the MOS type gate insulating film and the semiconductor memory element of the gate insulating film and the MOS-type high-voltage transistor of the MOS type transistor of the semiconductor memory device forming a second insulating film on the gate electrode of the gate electrode and the MOS-type high-voltage transistor of the transistor, by etching the second insulating film, the sidewall insulating film and the MOS type of the semiconductor memory device sidewall insulating film and the MOS-type high-voltage transistors ランジスタのサイドウォール絶縁膜を形成する工程、からなることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising the step, to form the sidewall insulation film transistor.
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