JPH06180652A - ディスクアレイ割込信号生成用手段とその装置 - Google Patents

ディスクアレイ割込信号生成用手段とその装置

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JPH06180652A
JPH06180652A JP4086575A JP8657592A JPH06180652A JP H06180652 A JPH06180652 A JP H06180652A JP 4086575 A JP4086575 A JP 4086575A JP 8657592 A JP8657592 A JP 8657592A JP H06180652 A JPH06180652 A JP H06180652A
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Abstract

(57)【要約】 （修正有） 【目的】個々のディスク割込信号を統合してディスクア
レイ用割込信号を生成する構造と、ソフトウェアの支援
なしにディスクアレイ制御装置のチャネル間で割込機能
を構成する柔軟な方法と装置の提供。 【構成】パリティ生成と、データとパリティの転送はＳ
ＣＳＩアレイデータパスチップ（ＡＤＰ）１０内で実行
され、ＡＤＰチップ１０はＳＣＳＩデータバス１６と参
照番号２１から２６で識別される６本のデータバスで相
互接続している。ＳＣＳＩバスインターフェースチップ
３１から３５は各々ＳＣＳＩデータバス２１から２６の
間をインターフェースし、外部ディスクドライプ装置デ
ータバス４１から４５に対応している。バス２６はＡＤ
Ｐチップ１０と６４ＫＢＳＲＡＭ３６をインターフェー
スしている。ＡＤＰチップ１０、ＳＣＳＩアダプター１
４、またＳＣＳＩバスインターフェースチップ３１から
３５は専用のマイクロプロセッサ５１の制御下で動作す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステム用
ディスクアレイ式記憶装置に関するもので、より特定す
れば、ディスクアレイ用割込信号の生成に関するもので
ある。
【０００２】
【従来の技術】最近の、そして今なお続いているコンピ
ュータ処理能力並びに処理速度の向上、主記憶装置の速
度と容量の増大、コンピュータソフトウェアの規模と複
雑さの増加により、一層高速な動作、さらに大容量の二
次記憶装置が要求されている。磁気ディスクは最も一般
的な外部記憶装置手段または二次記憶装置手段として今
日のコンピュータシステムで用いられている。残念なこ
とに、大型磁気ディスクの性能面の改良は、プロセッサ
および主記憶装置の性能向上に追い付いてこなかった。
しかし、巨大で高価な一台のディスクドライブ装置を、
ホスト側からは一台の大型で高速のディスクに見える並
列アレイに相互接続した複数の小さくて廉価なディスク
ドライブ装置に置き換えることで、明らかに磁気記憶装
置の性能とコスト面の改良が計れる。
【０００３】他のディスクアレイ設計法の幾つかは、デ
ビッド・Ａ・パターソン（David A.Patterson）、ガー
ス・ギブソン（Garth Gibson）、ランディ・Ｈ・カッツ
（Randy H. Katz ）らによる「安価なディスクによる冗
長性アレイの例（A Case forRedundant Arrays of Inex
pensive Disks）」、１９８７年１２月カリフォルニア
大学報告書番号ＵＣＢ／ＣＳＤ ８７／３９１号に示さ
れている。この論文は本論でも参照しており、ディスク
アレイについてと、一台の大型磁気ディスクと比較した
場合にディスクアレイの提供しうる性能、信頼性、消費
電力、規模について議論している。
【０００４】パリティストリッピングとして知られるさ
らなるディスクアレイ構成法はジム・グレイ（Jim Gra
y）、ボブ・ホースト（Bob Horst ）、マーク・ウォー
カー（Mark Walker ）による「ディスクアレイのパリテ
ィストライピング：実用可能なスループットを備えた低
コスト・高信頼性記憶装置（Parity Striping of DiscA
rrays: Low-Cost Reliable Storage with Acceptable
Throughput ）」、タンデム・コンピュータ社、１９９
０年１月のタンデム・技術報告第９０．２号に示されて
いる。パリティストリッピング・システムにおいては、
パリティ情報のみをディスク装置全体から取り去り、パ
リティだけを巨大な連続領域として割り当てるものであ
る。データはディスク装置全体にわたって全く除去され
ない。
【０００５】上記に引用した論文で議論されている各種
ディスクアレイの構成法で使用される個々の磁気ディス
ク装置は個別の割込信号をしばしば提供しており、個々
の割込信号は特定のディスクが動作を完了したこと、ま
たは問題に直面したことを意味する。これらの個々のデ
ィスク割込信号を単一のシステム割込信号に統合し、ホ
ストコンピュータシステムの処理装置に対しアレイが動
作を完了したことまたは問題に直面したことを通知する
方法が望まれる。
【０００６】
【発明が解決しようとする課題】よって、本発明の目的
はディスクアレイ割込信号を生成するための新しく有用
な方法と装置を提供することである。
【０００７】本発明のさらなる目的は個々のディスク割
込信号を統合してディスクアレイ用割込信号を生成する
ための新しく有用な構成を提供することである。
【０００８】本発明のさらなる目的はディスクアレイの
構成の変更に対応するため容易に変更することが可能な
構成を提供することである。
【０００９】本発明のさらなる目的は、前記の変更の
間、割込機能を提供する構造を提供することである。
【００１０】また本発明のさらなる目的は、ソフトウェ
アの支援なしにディスクアレイ制御装置のチャネル間で
割込機能を構成する簡単で柔軟性のある方法と装置を提
供することである。
【００１１】
【課題を解決するための手段】本発明では、個々のディ
スクドライブ装置によって提供される割込信号と同一デ
ィスクアレイ内の他の割込信号源からの割込信号を選択
的に統合することによってディスクアレイ用システム割
込信号を生成するためのデジタル回路を提供している。
本回路は割込信号を統合するために二つのマスク機構を
備えている。グループ割込マスク機構は第一のグループ
の選択割込信号を統合してグループ割込信号を生成す
る。このグループ割込信号は第一のグループの割込信号
の各々が第一の二進状態を有している場合、第一の二進
状態を有し、それ以外では第二の二進状態を有してい
る。独立割込マスク機構は第二のグループの選択割込信
号を統合して独立割込信号を生成する。この独立割込信
号は第二のグループの割込信号のいずれかが第一の二進
状態を有している場合第一の二進状態を有し、第二のセ
ットの割込信号の各々が第二の二進値を有している場合
第二の二進状態を有する。グループ割込信号と独立割込
信号はともにゲートされてディスクアレイシステム割込
信号を生成する。システム割込信号はグループ割込信号
または独立割込信号のいずれか一方が第一の二進状態を
有している場合第一の二進状態を有し、グループ割込信
号と独立割込信号各々が第二の二進状態を有している場
合第二の二進状態を有する。
【００１２】
【実施例】好適実施例においては、マスク機構を再構成
して、システム利用者が選択したとおりに割込信号を統
合、通過または無視することができる。好適実施例はシ
ステム割込信号の生成を外部システムクロックと同期さ
せるフィルター回路と、グループ割込マスク機構または
独立割込マスク機構の再構成の間既存のシステム割込信
号状態による障害を防止するラッチ回路も含む。
【００１３】上述のまたはその他の本発明の目的、特
徴、利点は、以下の詳細な説明と対応する参照番号を割
り振ってある添付の図面を参照することで明かとなる。
【００１４】ここで図１を参照すると、本発明の割込発
生機構を具備したＳＣＳＩ（SmallComputer System Int
erface）ディスクアレイ制御装置のブロック図が示して
ある。制御装置にはホストのシステムデータバス１２と
ＳＣＳＩデータバス１６の間でインターフェースするた
めのホストＳＣＳＩアダプター１４を含む。パリティ生
成と、データとパリティの転送はＳＣＳＩアレイデータ
パスチップ（ＡＤＰ）１０内で実行される。ＡＤＰチッ
プ１０はさらにＳＣＳＩデータバス１６と参照番号２１
から２６で識別される６本のデータバスで相互接続して
いる。ＳＣＳＩバスインターフェースチップ３１から３
５は各々ＳＣＳＩデータバス２１から２６の間をインタ
ーフェースし、外部ディスクドライブ装置データバス４
１から４５に対応している。バス２６はＡＤＰチップ１
０と６４ＫＢスタティックランダムアクセスメモリー
（ＳＲＡＭ）３６をインターフェースしている。ＡＤＰ
チップ１０、ＳＣＳＩアダプター１４、またＳＣＳＩバ
スインターフェースチップ３１から３５はすべて専用の
マイクロプロセッサ５１の制御下で動作する。
【００１５】バス１６を除き、ここに示した全てのデー
タバスは９本のデータ線を含み、その１本はデータバス
パリティ線である。バス１６はデータ線１８本を含み、
そのうち２本はバスパリティ線である。図示していない
が追加の制御線、肯定応答線、通知線もまたデータバス
に含まれる。
【００１６】ＳＣＳＩアダプター１４、ＳＣＳＩバスイ
ンターフェースチップ３１から３５、ＳＲＡＭ３６、お
よびマイクロプロセッサ５１は商品として入手可能な部
材である。例えば、ＳＣＳＩアダプター１４はＦａｓｔ
ＳＣＳＩ ２チップ、ＳＣＳＩバスインターフェース
チップ３１から３５はＮＣＲ社製５３Ｃ９６、またマイ
クロプロセッサ５１はモトローラ社製ＭＣ６８０２０／
２５ＭＨｚマイクロプロセッサである。またマイクロプ
ロセッサバス上には１メガバイトのＤＲＡＭ、１２８キ
ロバイトのＥＰＲＯＭ、８キロバイトのＥＥＰＲＯＭ、
６８９０１多機能周辺機器制御装置、各種制御レジスタ
や状態レジスタが配置してある。
【００１７】ＳＣＳＩデータパスチップ１０は特定用途
向け集積回路装置で、全データの転送、データ多重化と
多重データの選択、ＲＡＩＤレベル１、３、５の面での
パリティの生成とチェックを受け持つ能力がある。５チ
ャネル中の非冗長データのデータ多重化にも対応してい
る。ＡＤＰチップ１０はホストのＳＣＳＩアダプター１
４とＳＣＳＩバスインターフェースチップ３１から３５
の間でのデータ転送も取り扱う。ＡＤＰチップはさらに
ＲＡＩＤレベル５での読み取り／変更／書き込み動作中
６４キロバイトＳＲＡＭへ、あるいはＳＲＡＭからのデ
ータの移動も取り扱う。
【００１８】図２は図１に示したＳＣＳＩアレイデータ
パスチップ（ＡＤＰ）の機能的ブロック図である。ＡＤ
Ｐチップは次に上げる内部機能ブロックからなる：診断
モジュール６２を含む制御論理ブロック６０、構成制御
および状態レジスターモジュール６４、割込モジュール
６６とインターフェースモジュール６８、ＤＭＡ回路Ｆ
ＩＦＯブロック７０、データおよびパリティ用転送ブロ
ック１００である。
【００１９】制御ブロック６０の主機能はここに詳述し
たデータパス並びにパリティパスの構成と検査である。
マイクロプロセッサ・インターフェースモジュール６８
は基本的なマイクロプロセッサの読み取りおよび書き込
みサイクルの制御論理を含み、これがマイクロプロセッ
サ５１（図１に図示した）と制御ブロック内の制御およ
び状態レジスタの間の通信とデータ転送を行っている。
このインターフェースでは多重化アドレス兼データバス
規格を使用しており、ここでのマイクロプロセッサの読
み取り・書き込みサイクルはアドレス相とそれに続くデ
ータ相からなる。アドレス相では、特定のレジスタがマ
イクロプロセッサによって選択される。次のデータ相で
は、アドレスしたレジスタにデータが書き込まれるかま
たはここからデータが読み出される。
【００２０】上述したように、構成制御および状態レジ
スタモジュール６４はマイクロプロセッサ・インターフ
ェースモジュール６８の制御下にある多数の８ビットレ
ジスタを含む。制御レジスタの内容でデータおよびパリ
ティパスの構成が決定される。状態レジスタはマイクロ
プロセッサへ構成ならびに割込情報を提供する。
【００２１】診断モジュール６２はホスト用および各ア
レイチャネル用の入力データレジスタおよび出力データ
レジスタを含む。入力レジスタはプロセッサによりロー
ドされ、ホストのバス１６、アレイバス２１から２５、
ＳＲＡＭバス２６にデータを供給し、ホストまたはアレ
イの転送を模倣する。出力レジスタには各種データバス
経由で転送されたデータがロードされ、マイクロプロセ
ッサに読み込まれて選択したデータパスおよびパリティ
パスの構成の適切な動作が検証される。
【００２２】割込モジュール６６はＡＤＰチップと個々
のチャネル割込信号のマスク化とグループ化を実装する
ために必要な制御論理回路を含む。チャネル１からチャ
ネル５までに付随したディスク制御装置から受け取る５
チャネルの割込信号の全ての組み合わせと、３つの内部
的に生成されるＡＤＰパリティエラー割込信号が統合さ
れてマイクロプロセッサ用割込信号を生成することがで
きる。
【００２３】ＤＭＡの先入れ先出し（ＦＩＦＯ）ブロッ
ク７０の機能は、アレイがデータ受信可能になるまでホ
ストから受信したデータを保持し、また１８ビットバス
１６からのデータを９ビットバス１８に変換することで
ある。読み取り動作中、ＤＭＡのＦＩＦＯブロック７０
はホストシステムがデータ受信可能になるまでディスク
アレイから受信したデータを保持し、９ビットバス１８
からのデータを１８ビットバス１６に変換する。
【００２４】データおよびパリティ転送ブロック１００
はモジュール６４に含まれる制御レジスタに配置された
制御バイトに応じてホスト、ディスクアレイ、およびＳ
ＲＡＭ３６の間でデータパスおよびパリティパスの設定
を行うための判断論理が含まれる。ブロック１００には
単一のディスクドライブ装置の故障により逸失したデー
タの再構成とパリティ生成および検査を行うための論理
も含まれる。
【００２５】図３は図２に示した割込モジュール６６の
機能的ブロック図で、本発明の好適実施例を示す。開示
した構造には独立割込マスク機構１２０およびグループ
割込マスク機構１４０として識別される２つのマスクス
イッチが含まれ、各アレイチャネルからの割込信号を受
信するように接続されている。割込信号は割込信号源と
示してあるブロック１０３から提供されるものとして示
してある。割込信号源ブロック１０３はアレイチャネル
以外にもパリティ誤差検出器などの割込信号源も含むこ
とがある。
【００２６】独立割込マスク機構１２０は上述した制御
／状態レジスタモジュール６４から受信した制御信号に
応じて内部的に構成され、割込源１０３から受信した信
号を線１４１上の単一の独立割込信号に統合する。マス
クスイッチ１２０および１４０の内部構造および動作に
ついては図５および図６を参照しつつ後述する。
【００２７】マスクスイッチ１２０および１４０の出力
は、後述するマスク時間ウィンドウの間はマスクスイッ
チ１２０および１４０の出力を統合して生成したシステ
ム割込信号を保持し、これ以外の全ての時間ではシステ
ム割込信号を通過させる割込ラッチ１８０へ提供され
る。割込ラッチは独立割込フィルターおよびグループ割
込フィルターとして各々識別される２つの前置フィルタ
ー１６０および１７０によって制御される。フィルター
１６０および１７０はマイクロプロセッサ５１から受信
したアドレス解読信号に応じて動作する。ラッチ回路１
８０の出力はシステム割込フィルターとして識別される
後置フィルター１９０へ提供され、ここの出力は「漉過
した」アレイ用システム割込信号を提供する。
【００２８】独立割込マスク機構１２０の内部構造は図
５から図１０の模式図で詳細に示されている。独立割込
マスク機構には参照番号４２１から４２８で識別される
８個の２入力ＮＡＮＤゲートが含まれる。ＮＡＮＤゲー
ト４２１から４２８の各々は各々の入力線４０１から４
０８経由でアレイチャネルからの割込信号または他の割
込信号源からの割込信号を受信するように接続されてい
る。より特定すれば、４２１から４２５までのゲートの
各個が対応している１から５までのアレイチャネルの一
つからの割込信号を受信し、４２６から４２８までのゲ
ートはそれぞれパリティエラー割込信号、メモリーエラ
ー割込信号、プロセッサエラー割込信号を受信する。
【００２９】ＮＡＮＤゲートの他の入力は８ビットレジ
スタ４３０からの制御信号を受信するために接続されて
おり、ＮＡＮＤゲート４２１から４２８までの各々はレ
ジスタ出力のBIT-0 からBIT-7 の一つに接続している。
レジスタ４３０のBIT-0 からBIT-7 までの入力は図１か
ら図３でバス５３として示したようにプロセッサデータ
バスに接続され、制御装置プロセッサからマスク１コー
ドとして識別される制御コードを受け取る。
【００３０】ＮＡＮＤゲート４２１から４２８の出力は
８入力ＮＡＮＤゲート４５０に提供される。ＮＡＮＤゲ
ート４５０の出力はインバータ４６０に提供され、線１
２１上で独立割込信号を形成する。
【００３１】動作面では、マスクされていない割込信号
を線４０１から４０８に接続した８つの割込源の一つか
ら受信した際、独立割込マスク機構１２０が線１２１上
に割込信号を生成する。線４０１から４０８から受信し
た割込信号のマスクは制御レジスタ４３０の対応するビ
ット０から７の一つに論理１を書き込むことで完了す
る。高電位側に設定された各レジスタビットはＮＡＮＤ
ゲート４２１から４２８のうちの一つの入力に論理０信
号を提供するので、これによってＯＲゲート４５０への
関連割込信号転送が阻止される。ＯＲゲート４５０は制
御レジスタ４３０の低電位側に設定されたビットに関連
した割込信号を統合する。ＯＲゲート４３０の出力を反
転して独立割込信号を生成する。
【００３２】図５から図１０では２つの８ビット状態レ
ジスタ４７０および４８０も示されている。割込状態レ
ジスタ４７０は線４０１から４０８上に送出された割込
信号を受信するように接続されており、制御装置プロセ
ッサから割込レジスタ読み取り信号を受信すると割込信
号をプロセッサデータバス５３に送出する。独立マスク
状態レジスタ４８０は制御レジスタ４３０の出力を受信
するように接続され、制御装置プロセッサからの割込マ
スク１読み取り信号を受信すると制御情報をプロセッサ
データバス５３に送出する。レジスタ４３０、４７０、
４８０は全て制御／状態モジュール６４内部に組み込ま
れている。
【００３３】図１１および図１２はグループ割込マスク
機構１４０の模式図を示したものである。グループ割込
マスク機構には参照番号５２１から５２５で示す５つの
ＯＲゲートが含まれる。各ゲートは対応する１から５ま
でのアレイチャネルからの割込信号を受信するように接
続した第一の入力と、８ビットグループマスク制御レジ
スタ５３０の出力の１本に接続した第二の入力を含む。
より特定すれば、ＯＲゲート５２１は線５０１とレジス
タ５３０のBIT-0 経由でアレイチャネル１からの割込信
号を受信するように接続され、ゲート５２２は線５０２
とレジスタ５３０のBIT-1 からのアレイチャネル２割込
信号を受信ように接続され、ゲート５２３の入力はアレ
イチャネル３とレジスタ５３０のBIT-2出力からの割込
信号を受信するように接続され、ゲート５２４の入力は
アレイチャネル４とレジスタ５３０のBIT-3 出力からの
割込信号を受信するように接続され、ＯＲゲート５２５
はアレイチャネル５の割込信号とレジスタ５３０のBIT-
4 出力を受信ように接続されている。グループマスク制
御レジスタ入力はプロセッサバス５３に接続されており
制御装置プロセッサからのマスク２コードとして参照さ
れる制御コードを受信する。
【００３４】ＯＲゲート５２１から５２５の出力はＮＡ
ＮＤゲート５４０に供給され、その出力は線１４１上の
グループ割込信号を形成する。ＮＡＮＤゲート５４０は
また、レジスタ５３０のBIT-0 からBIT-4 までの出力を
統合する第二のＮＡＮＤゲート５５０の出力を入力とし
て受信するように接続されている。
【００３５】動作を見ると、線５０１から線５０５まで
に接続された全てのマスクされていない割込源から割込
信号が受信されると、グループ割込マスク機構１４０は
グループ割込信号を線１４１上に生成する。線５０１か
ら線５０５より受信した割込信号のマスクは、制御レジ
スタ５３０のビット０からビット４のうち対応する一つ
に論理１を書き込むことで完了する。高電位側にセット
された各々のレジスタビットはＯＲゲート５２１から５
２５のうちの一つの入力に論理１信号を提供する。これ
によって関連するＮＡＮＤゲート５４０の割込信号の転
送が阻止される。ＮＡＮＤゲート５４０は低電位側にセ
ットされた制御レジスタ５３０のビットに関連する割込
信号を統合し、グループ割込信号を生成する。ＮＡＮＤ
ゲート５５０はレジスタ５３０のビット０から４を受信
するように接続されているので、制御レジスタ５３０の
ビット０からビット４までの全てが高電位側にセットさ
れている場合ゲート５４０の動作を停止させる。
【００３６】また、図１２にはグループマスク状態レジ
スタ５６０も示してあり、これは制御レジスタ５３０の
出力を受信し、制御装置プロセッサからの割込マスク２
読み取り信号を受信すると内部に記憶してある制御情報
をプロセッサデータバス５３へ送出するように接続して
ある。レジスタ５３０および５６０はどちらも制御／状
態モジュール６４内部に組み込んである。
【００３７】図１３と図１４は独立割込フィルター１６
０、グループ割込フィルター１７０、割込ラッチ１８
０、システム割込フィルター１９０の模式図である。フ
ィルター１６０はプロセッサリセット信号を受信するよ
うに接続されたプリセット（Ｓ）入力と、マスク１書き
込みプロセッサ割込信号を受信するように接続されたデ
ータ入力（ＣＤ）およびクリア入力（Ｒ）と、ホストシ
ステムからのシステム刻時信号を受信するように接続さ
れたクロック入力（Ｃ）を有する第一のＤ型フリップフ
ロップ６０２を含むのがわかる。フリップフロップ６０
２のＱ出力は、これもプロセッサリセット信号を受信す
るように接続されたプリセット（Ｓ）入力と、プロセッ
サ割込マスク１書き込み信号を受信するように接続され
たデータ入力（ＣＤ）とクリア入力（Ｒ）と、ホストシ
ステムからのシステム刻時信号を受信するように接続さ
れたクロック入力（Ｃ）を有する第二のＤ型フリップフ
ロップ６０４のデータ入力を送出する。フリップフロッ
プ６０４のＱ出力がフィルター１６０の出力を形成す
る。
【００３８】グループ割込フィルター１７０の構成はフ
ィルター１６０の構成と同等である。フィルター１７０
のＤ型フリップフロップ６０６および６０８はそれぞれ
フィルター１６０のフリップフロップ６０２および６０
４に相当するが、フリップフロップ６０６のデータ入力
およびクリア入力と、フリップフロップ６０８のクリア
入力はプロセッサ割込マスク２書き込み信号を受信する
ように接続されている。フリップフロップ６０８の出力
がフィルター１７０の出力を形成する。
【００３９】割込ラッチ１８０は、独立割込マスク機構
１２０からの独立割込信号と、グループ割込マスク機構
１４０からのグループ割込信号と、その他の割込源とか
ら供給される割込信号を受信するように接続された反転
入力を有するＯＲゲート６２３を含む。ゲート６２３の
統合信号出力はラッチ６２７のデータ入力に送出され
る。ＮＡＮＤゲート６２１はフィルター１６０と１７０
の出力を統合してラッチ６２７の制御（Ｇ）入力を生成
する。ラッチ６２７のＱ出力は割込ラッチ１８０の出力
を形成する。
【００４０】システム割込フィルター１９０は、参照番
号６３１と６３３に示された二つのＤ型フリップフロッ
プを含む。フリップフロップ６３１と６３３は各々が基
準電圧ＶDDに接続されたプリセット入力、プロセッサリ
セット信号を受信するように接続されたクリア入力、シ
ステム刻時信号を受信するように接続されたクロック入
力を有している。割込ラッチ１８０の出力はフリップフ
ロップ６３１のデータ入力へ送出され、フリップフロッ
プ６３１のＱ出力はフリップフロップ６３３のデータ入
力へ接続されている。フリップフロップ６３３のＱ出力
がシステム割込信号を形成する。
【００４１】割込フィルター１６０と１７０はラッチ６
２７を動作可能として、独立割込制御レジスタとグルー
プ割込制御レジスタ各々の内容の更新中、システム割込
信号定数を保持させるように動作する。フィルター１６
０の出力は、フリップフロップ６０２と６０４のクリア
入力へ送出されたマスク１書き込み割込信号が低電位側
にセットされたとき、動作中のラッチ６２７を直ちに低
電位側にセットして出力定数を保持させる。制御レジス
タ４３０の内容の更新中は割込マスク１書き込み信号は
低電位側にセットされている。グループ割込フィルター
１７０はラッチ６２７を動作させて、グループマスク２
書き込みが低電位側にセットされている間、出力定数を
保持させる。グループマスク２書き込み信号は制御レジ
スタ５３０の内容が更新される間低電位側にセットされ
る。割込フィルター１６０と１７０はまたラッチ制御信
号をシステムクロックと同期させ、マスク信号が高電位
側に復帰してから最小限１刻時サイクル分ラッチ動作期
間を延長して制御レジスタの更新中に生成されることが
ある割込ノイズを防止している。
【００４２】システム割込フィルター１９０はラッチ６
２７の出力をシステムクロックと同期させ、ラッチ６２
７の出力からラッチの準安定状態を惹起しかねない非同
期部分を除去するために用意してある。
【００４３】以上から、本発明によってディスクアレイ
内に含まれる個々のディスクから受信した割込信号を統
合する単純な方法および装置が提供されていることが理
解されよう。ディスク割込信号は個別にマスクされて選
択した割込信号がシステムまたは制御装置プロセッサへ
通過でき、または割込信号がグループ化されることでプ
ロセッサに対してアレイが動作を完了したと通知する信
号を生成するなどのことができる。本装置はソフトウェ
アの支援なしにグループ化およびマスクを行え、アレイ
内の変化に対応するように簡単に再構成できる。
【００４４】本発明は上述した特定の実施例に限定され
るものではなく、また数多くの変更および変化が本発明
の趣旨から外れることなく可能であることは同業者には
理解されるであろう。例えば、図示した構成は図示して
ある５チャネルより多いかまたは少ないディスクアレイ
に対応するべく変更することが可能である。
【００４５】
【発明の効果】本発明はディスクアレイ割込信号を生成
するための新しく有用な方法と装置を提供し、また個々
のディスク割込信号を統合してディスクアレイ用割込信
号を生成するための新しく有用な構成を提供し、更には
ディスクアレイの構成の変更に対応するため容易に変更
することが可能な構成を提供し、そして前記の変更の
間、割込機能を提供する構造を提供する。なおかつ、ソ
フトウェアの支援なしにディスクアレイ制御装置のチャ
ネル間で割込機能を構成する簡単で柔軟性のある方法と
装置を提供する。
【図面の簡単な説明】
【図１】本発明の割込発生機構を備えたディスクアレイ
制御装置のブロック図である。
【図２】本発明の割込発生機構を備えた図１のＳＣＳＩ
アレイデータパスチップ（ＡＤＰ）の機能的ブロック図
である。
【図３】図２に示した割込モジュールの機能的ブロック
図で、本発明の好適実施例を示したものである。
【図４】図５から図１０に示す独立割込マスク機構ブロ
ックの接続関係を示す。
【図５】図３に示した独立割込マスク機構ブロックの模
式図を示す。
【図６】図３に示した独立割込マスク機構ブロックの模
式図を示す。
【図７】図３に示した独立割込マスク機構ブロックの模
式図を示す。
【図８】図３に示した独立割込マスク機構ブロックの模
式図を示す。
【図９】図３に示した独立割込マスク機構ブロックの模
式図を示す。
【図１０】図３に示した独立割込マスク機構ブロックの
模式図を示す。
【図１１】図３に示したグループ割込マスク機構ブロッ
クの模式図を示す。
【図１２】図３に示したグループ割込マスク機構ブロッ
クの模式図を示す。
【図１３】図３に示したフィルターブロックと割込ラッ
チブロックの模式図を示す。
【図１４】図３に示したフィルターブロックと割込ラッ
チブロックの模式図を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ディスクアレイ用システム割込信号を生
    成する装置であって、上記ディスクアレイは複数の割込
    信号源を含み、第一のグループの選択割込信号を統合し
    て、上記第一のグループの割込信号各々が第一の二進状
    態を有する場合第一の二進状態を有し、それ以外では第
    二の二進状態を有するグループ割込信号を生成するため
    の手段と、第二のグループの選択割込信号を統合して、
    第二のグループの割込信号のいずれかが第一の二進状態
    を有する場合第一の二進状態を有し、上記第二のグルー
    プの割込信号の各々が第二の二進状態を有する場合第二
    の二進状態を有する独立割込信号を生成するための手段
    と、上記グループ割込信号と上記独立割込信号を統合し
    て、上記グループ割込信号および上記独立割込信号のど
    ちらか一方が第一の二進状態を有する場合第一の二進状
    態を有し、上記グループ割込信号と独立割込信号の各々
    が第二の二進状態を有する場合第二の二進状態を有する
    上記システム割込信号を生成するための手段を含むこと
    を特徴とする割込信号生成装置。
  2. 【請求項２】 ディスクアレイ用システム割込信号を生
    成する方法であって、上記ディスクアレイは複数の割込
    信号源を含み、上記割込信号源から送出された選択割込
    信号の第一のグループを統合して、上記第一のグループ
    の割込信号の各々が第一の二進状態を有する場合第一の
    二進状態を有し、それ以外の場合では第二の二進状態を
    有するグループ割込信号を生成するための手段と、上記
    割込信号源から送出された選択割込信号の第二のグルー
    プを統合して、上記第二のグループの割込信号のいずれ
    かが第一の二進状態を有する場合第一の二進状態を有
    し、上記第二の組の割込信号の各々が第二の二進状態を
    有する場合第二の二進状態を有する独立割込信号を生成
    するための手段と、上記グループ割込信号と上記独立割
    込信号を統合して、上記グループ割込信号と上記独立割
    込信号のいずれか一方が第一の二進状態を有する場合第
    一の二進状態を有し、上記グループ割込信号と上記独立
    割込信号の各々が第二の二進状態を有する場合第二の二
    進状態を有する上記システム割込信号を生成するための
    手段よりなる各段階を含むことを特徴とするシステム割
    込信号生成方法。
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