JPH06177402A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06177402A JPH06177402A JP35111492A JP35111492A JPH06177402A JP H06177402 A JPH06177402 A JP H06177402A JP 35111492 A JP35111492 A JP 35111492A JP 35111492 A JP35111492 A JP 35111492A JP H06177402 A JPH06177402 A JP H06177402A
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- JP
- Japan
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- negative resistance
- layer
- semiconductor device
- resonance tunnel
- series
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Abstract
(57)【要約】
【目的】 共鳴トンネル負性抵抗素子のリーク電流を少
なく、かつ高速動作を可能にし、しかも製造を容易にす
る。 【構成】 共鳴トンネルダイオードＤ1，Ｄ2が２個直列
に接続され、その接続点に出力端子Ｏが設けられ、接地
側の共鳴トンネルダイオードＤ2 にはゲート電極を入力
端子Ｉとする電界効果トランジスタＴが並列接続されて
いる。これによっって共鳴トンネルダイオードＤ1 と共
鳴トンネルダイオードＤ2 との直列体に電源電圧Ｖbias
が印加されると、流れる電流は両者の和であるため、電
界効果トランジスタＴのゲート（入力端子Ｉ）に印加す
る電圧Ｖｇによってピーク電流を変化させることができ
る。このため、リーク電流が少なく、非常に高速な動作
が可能である
なく、かつ高速動作を可能にし、しかも製造を容易にす
る。 【構成】 共鳴トンネルダイオードＤ1，Ｄ2が２個直列
に接続され、その接続点に出力端子Ｏが設けられ、接地
側の共鳴トンネルダイオードＤ2 にはゲート電極を入力
端子Ｉとする電界効果トランジスタＴが並列接続されて
いる。これによっって共鳴トンネルダイオードＤ1 と共
鳴トンネルダイオードＤ2 との直列体に電源電圧Ｖbias
が印加されると、流れる電流は両者の和であるため、電
界効果トランジスタＴのゲート（入力端子Ｉ）に印加す
る電圧Ｖｇによってピーク電流を変化させることができ
る。このため、リーク電流が少なく、非常に高速な動作
が可能である
Description
【０００１】
【産業上の利用分野】本発明は、高速で多機能な動作を
行う半導体装置に係わり、特に共鳴トンネル効果を利用
した負性抵抗素子を用いた半導体装置に関するものであ
る。
行う半導体装置に係わり、特に共鳴トンネル効果を利用
した負性抵抗素子を用いた半導体装置に関するものであ
る。
【０００２】
【従来の技術】近年、負性抵抗素子、特に共鳴トンネル
効果を用いた負性抵抗ダイオード、いわゆる共鳴トンネ
ルダイオードはその高速性から様々な応用が研究されて
いる。同一出願人は、電流を制御できるＮ型の負性抵抗
素子を直列に接続し、その中間の電圧を出力として取り
出す方式の論理ゲートを提案している（特願平３−２０
４６０７号，特願平４−５６６２２号）。以下、特願平
４−５６６２２号にしたがってこの論理ゲートの構成を
説明する。
効果を用いた負性抵抗ダイオード、いわゆる共鳴トンネ
ルダイオードはその高速性から様々な応用が研究されて
いる。同一出願人は、電流を制御できるＮ型の負性抵抗
素子を直列に接続し、その中間の電圧を出力として取り
出す方式の論理ゲートを提案している（特願平３−２０
４６０７号，特願平４−５６６２２号）。以下、特願平
４−５６６２２号にしたがってこの論理ゲートの構成を
説明する。
【０００３】図５はこの論理ゲートを構成する負性抵抗
素子の断面図を示したものである。図５において、１１
は半絶縁性ＧａＡｓ基板、１２は例えば２×１０18ｃｍ
-3のＳｉをドープした厚さ６０００Åのｎ+ −ＧａＡｓ
バッファ層、１３は例えば５×１０17ｃｍ-3のＳｉをド
ープした厚さ５００Åのｎ- −ＧａＡｓからなるコレク
タ層、１４は厚さが例えば５０ÅのアンドープＡｌＡｓ
からなる第１のバリア層、１５は例えば厚さ５０Åのア
ンドープＧａＡｓからなる井戸層、１６は同じく厚さ５
０ÅのアンドープＡｌＡｓからなる第２のバリア層であ
る。
素子の断面図を示したものである。図５において、１１
は半絶縁性ＧａＡｓ基板、１２は例えば２×１０18ｃｍ
-3のＳｉをドープした厚さ６０００Åのｎ+ −ＧａＡｓ
バッファ層、１３は例えば５×１０17ｃｍ-3のＳｉをド
ープした厚さ５００Åのｎ- −ＧａＡｓからなるコレク
タ層、１４は厚さが例えば５０ÅのアンドープＡｌＡｓ
からなる第１のバリア層、１５は例えば厚さ５０Åのア
ンドープＧａＡｓからなる井戸層、１６は同じく厚さ５
０ÅのアンドープＡｌＡｓからなる第２のバリア層であ
る。
【０００４】また、１７は例えば５×１０17ｃｍ-3のＳ
ｉをドープした厚さ５００Åのｎ−ＧａＡｓからなるエ
ミッタ層、１８は例えば２×１０18ｃｍ-3のＳｉをドー
プした厚さ３０００Åのｎ+ −ＧａＡｓからなるコレク
タコンタクト層である。結晶成長は、例えば分子線エピ
タキシー法で行い、成長後、メサエッチングを行い、図
５のような共鳴トンネルダイオードを形成する。
ｉをドープした厚さ５００Åのｎ−ＧａＡｓからなるエ
ミッタ層、１８は例えば２×１０18ｃｍ-3のＳｉをドー
プした厚さ３０００Åのｎ+ −ＧａＡｓからなるコレク
タコンタクト層である。結晶成長は、例えば分子線エピ
タキシー法で行い、成長後、メサエッチングを行い、図
５のような共鳴トンネルダイオードを形成する。
【０００５】また、１９はエミッタ電極、２０は例えば
ＡｕＧｅ／Ｎｉの蒸着及び合金化によって形成したコレ
クタ電極、２１は例えばＮｉ／Ｚｎ／Ａｕ／Ｔｉ／Ａｕ
を（それぞれ厚さ５０Å／１６０Å／１０００Å／１０
００Å／１０００Å）に蒸着して４００℃で合金化した
制御電極であり、２２はこの制御電極２１から拡散した
Ｚｎがつくるｐ+領域、２３は例えばＨ+をイオン注入す
ることによって作製した高抵抗層である。
ＡｕＧｅ／Ｎｉの蒸着及び合金化によって形成したコレ
クタ電極、２１は例えばＮｉ／Ｚｎ／Ａｕ／Ｔｉ／Ａｕ
を（それぞれ厚さ５０Å／１６０Å／１０００Å／１０
００Å／１０００Å）に蒸着して４００℃で合金化した
制御電極であり、２２はこの制御電極２１から拡散した
Ｚｎがつくるｐ+領域、２３は例えばＨ+をイオン注入す
ることによって作製した高抵抗層である。
【０００６】この構造では、共鳴トンネルダイオードの
面積は、ｐｎ接合の空乏層の伸びによって決まるため、
制御電極２１に加えた電圧によってエミッタ−コレクタ
間を流れる電流を制御することが可能である。このよう
な負性抵抗素子の２つを直列に接続し、その両端に電源
電圧Ｖbiasを印加する。また、２個の負性抵抗素子を接
続点から出力端子をとる。
面積は、ｐｎ接合の空乏層の伸びによって決まるため、
制御電極２１に加えた電圧によってエミッタ−コレクタ
間を流れる電流を制御することが可能である。このよう
な負性抵抗素子の２つを直列に接続し、その両端に電源
電圧Ｖbiasを印加する。また、２個の負性抵抗素子を接
続点から出力端子をとる。
【０００７】次にこの論理ゲートの動作について図６お
よび図７を用いて説明する。まず、１個の負性抵抗素子
単体の電流−電圧特性を図６に示す。２個の負性抵抗素
子を直列に接続した場合の系の安定点は、電源電圧Ｖ
biasに応じて図７（ａ）の状態から図７（ｂ）の状態に
変化する。まず、電源電圧Ｖbiasがピーク電圧ＶP の２
倍より小さいときは図７（ａ）に示される点Ｓが安定点
であり、出力電圧ＶAはＶbias／２である。電源電圧Ｖ
biasを大きくして２ＶPを超えると、図７（ｂ）に示す
ように系の安定点は点Ｓ1と点Ｓ2との２点になり、出力
電圧は安定点に応じて電圧ＶBか電圧ＶCとなる。ここで
図７（ｂ）に示される点Ｓ1と点Ｓ2とのいずれかの安定
点に落ち着くかは２個の負性抵抗素子の特性の微少な違
いによる。
よび図７を用いて説明する。まず、１個の負性抵抗素子
単体の電流−電圧特性を図６に示す。２個の負性抵抗素
子を直列に接続した場合の系の安定点は、電源電圧Ｖ
biasに応じて図７（ａ）の状態から図７（ｂ）の状態に
変化する。まず、電源電圧Ｖbiasがピーク電圧ＶP の２
倍より小さいときは図７（ａ）に示される点Ｓが安定点
であり、出力電圧ＶAはＶbias／２である。電源電圧Ｖ
biasを大きくして２ＶPを超えると、図７（ｂ）に示す
ように系の安定点は点Ｓ1と点Ｓ2との２点になり、出力
電圧は安定点に応じて電圧ＶBか電圧ＶCとなる。ここで
図７（ｂ）に示される点Ｓ1と点Ｓ2とのいずれかの安定
点に落ち着くかは２個の負性抵抗素子の特性の微少な違
いによる。
【０００８】この微少な特性の変化は、入力端子へ印加
する電圧によって生じさせることができる。つまり、制
御電極２１に正の電圧を印加すると、ＭＥＳＦＥＴと同
様に空乏層が縮み、素子面積が実効的に大きくなり、電
流も増加することになる。この結果、電流量が相対的に
小さい素子に大きな電圧がかかる方がエネルギー的に安
定になる。したがって出力電圧を決めることができる。
負の電圧の時はこの反対である。
する電圧によって生じさせることができる。つまり、制
御電極２１に正の電圧を印加すると、ＭＥＳＦＥＴと同
様に空乏層が縮み、素子面積が実効的に大きくなり、電
流も増加することになる。この結果、電流量が相対的に
小さい素子に大きな電圧がかかる方がエネルギー的に安
定になる。したがって出力電圧を決めることができる。
負の電圧の時はこの反対である。
【０００９】ここで注意すべきことは電流の変化は極め
て小さくて良いということである。２個の負性抵抗素子
が完全に等価であるとすれば、０．００１％程度の小さ
な電流変化でも室温の熱エネルギーに打ち勝って安定に
スイッチングすることが可能である。したがって、実際
には負性抵抗素子のばらつきがスイッチングに要する最
小の電流の変化を決めることになる。いずれにせよ電流
の変化は極めて小さいので、各素子の制御電極２１によ
る相互コンダクタンスは小さくてよく、入力容量も極め
て小さくできる。この論理ゲートの駆動能力は共鳴トン
ネル素子のピーク電流によって決まり、この相互コンダ
クタンスとは無関係である。したがってファンアウトが
増えても出力側の容量はほとんど増えず、動作スピード
の劣化は起こらない。
て小さくて良いということである。２個の負性抵抗素子
が完全に等価であるとすれば、０．００１％程度の小さ
な電流変化でも室温の熱エネルギーに打ち勝って安定に
スイッチングすることが可能である。したがって、実際
には負性抵抗素子のばらつきがスイッチングに要する最
小の電流の変化を決めることになる。いずれにせよ電流
の変化は極めて小さいので、各素子の制御電極２１によ
る相互コンダクタンスは小さくてよく、入力容量も極め
て小さくできる。この論理ゲートの駆動能力は共鳴トン
ネル素子のピーク電流によって決まり、この相互コンダ
クタンスとは無関係である。したがってファンアウトが
増えても出力側の容量はほとんど増えず、動作スピード
の劣化は起こらない。
【００１０】さて、この負性抵抗素子を用いて論理回路
を組むためには、前述したように電源電圧Ｖbiasとして
０Ｖから２Ｖｐより大きい電圧の間で周期的に変化する
駆動電圧を用いる。ここで、ある負性抵抗素子の出力を
次の負性抵抗素子の入力として使用するためには、前の
負性抵抗素子の出力が決まっている必要があるため、駆
動電圧の位相を遅らせる必要がある。例えば図８（ａ）
に示すような段ＵA，ＵB，ＵCを一組とする多段回路１
２０では、それぞれの段に属す負性抵抗素子に図８
（ｂ）に示すような３相の駆動電圧Ａ，Ｂ，Ｃを与えて
やればよい。
を組むためには、前述したように電源電圧Ｖbiasとして
０Ｖから２Ｖｐより大きい電圧の間で周期的に変化する
駆動電圧を用いる。ここで、ある負性抵抗素子の出力を
次の負性抵抗素子の入力として使用するためには、前の
負性抵抗素子の出力が決まっている必要があるため、駆
動電圧の位相を遅らせる必要がある。例えば図８（ａ）
に示すような段ＵA，ＵB，ＵCを一組とする多段回路１
２０では、それぞれの段に属す負性抵抗素子に図８
（ｂ）に示すような３相の駆動電圧Ａ，Ｂ，Ｃを与えて
やればよい。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された論理回路は、共鳴トンネル電界効果型ト
ランジスタ（共鳴トンネルＦＥＴ）の製作には、いくつ
かの問題があった。その一つは、ゲートリーク電流の問
題である。ｐｎ接合ゲートを用いた場合あるいはショッ
トキーゲートを用いた場合でもゲートの順方向電流が流
れ出す電圧が低いため、論理振幅は概ね１Ｖ以下に制限
されてしまう。また、ピーク電圧を下げ、消費電力を抑
えるためには、共鳴トンネル構造上下のｎ層の不純物濃
度を大きくすることが望ましいが、その場合にもゲート
リーク電流が問題となり、その濃度は１０17程度に制限
されてしまう。
うに構成された論理回路は、共鳴トンネル電界効果型ト
ランジスタ（共鳴トンネルＦＥＴ）の製作には、いくつ
かの問題があった。その一つは、ゲートリーク電流の問
題である。ｐｎ接合ゲートを用いた場合あるいはショッ
トキーゲートを用いた場合でもゲートの順方向電流が流
れ出す電圧が低いため、論理振幅は概ね１Ｖ以下に制限
されてしまう。また、ピーク電圧を下げ、消費電力を抑
えるためには、共鳴トンネル構造上下のｎ層の不純物濃
度を大きくすることが望ましいが、その場合にもゲート
リーク電流が問題となり、その濃度は１０17程度に制限
されてしまう。
【００１２】したがって本発明は、以上の点に鑑みて前
述のような課題を解決するためになされたものであり、
その目的は、製造が容易でかつリーク電流の少ない半導
体装置を提供することにある。また、本発明の他の目的
は、高速，多機能な論理動作が行える半導体装置を提供
することにある。
述のような課題を解決するためになされたものであり、
その目的は、製造が容易でかつリーク電流の少ない半導
体装置を提供することにある。また、本発明の他の目的
は、高速，多機能な論理動作が行える半導体装置を提供
することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るため本発明による半導体装置は、Ｎ型負性抵抗特性を
有する負性抵抗素子をそのエミッタ電極，コレクタ電極
に対して２個直列に接続して直列体を構成し、この直列
体の少なくとも一方の負性抵抗素子に少なくとも１個の
トランジスタを並列接続し、直列体の両端に印加した電
圧をこれらの負性抵抗素子のピーク電圧値を加えた電圧
値を挟むように上下に変化させて駆動するものである。
また、本発明による他の半導体装置は、上記負性抵抗素
子に準束縛状態への共鳴を利用した共鳴トンネル素子を
用い、コレクタまたはエミッタのｎ層とトランジスタの
ドレインまたはソースのｎ層とを共通層とするものであ
る。
るため本発明による半導体装置は、Ｎ型負性抵抗特性を
有する負性抵抗素子をそのエミッタ電極，コレクタ電極
に対して２個直列に接続して直列体を構成し、この直列
体の少なくとも一方の負性抵抗素子に少なくとも１個の
トランジスタを並列接続し、直列体の両端に印加した電
圧をこれらの負性抵抗素子のピーク電圧値を加えた電圧
値を挟むように上下に変化させて駆動するものである。
また、本発明による他の半導体装置は、上記負性抵抗素
子に準束縛状態への共鳴を利用した共鳴トンネル素子を
用い、コレクタまたはエミッタのｎ層とトランジスタの
ドレインまたはソースのｎ層とを共通層とするものであ
る。
【００１４】
【作用】本発明における半導体装置においては、負性抵
抗素子とピーク電流を変調するトランジスタとが分離し
て構成できるため、負性抵抗素子とトランジスタとが最
適な設計が可能となり、高速で低消費電力の実現が可能
となる。
抗素子とピーク電流を変調するトランジスタとが分離し
て構成できるため、負性抵抗素子とトランジスタとが最
適な設計が可能となり、高速で低消費電力の実現が可能
となる。
【００１５】
【実施例】（実施例１）以下、図面を用いて本発明の実
施例を詳細に説明する。図１は、本発明による半導体装
置の一実施例による半導体論理回路を示す図であり、こ
の実施例では共鳴トンネルダイオードと電界効果トラン
ジスタとを用いた例である。図２は共鳴トンネルダイオ
ードと電界効果トランジスタとの並列接続回路の電流−
電圧特性を電界効果トランジスタのゲート電圧の関数と
して示したものである。図１において、前述した共鳴ト
ンネルダイオードＤ1，Ｄ2が２個直列に接続され、その
接続点に出力端子Ｏが設けられ、接地側の共鳴トンネル
ダイオードＤ2 にはゲート電極を入力端子Ｉとする電界
効果トランジスタＴが並列接続されている。
施例を詳細に説明する。図１は、本発明による半導体装
置の一実施例による半導体論理回路を示す図であり、こ
の実施例では共鳴トンネルダイオードと電界効果トラン
ジスタとを用いた例である。図２は共鳴トンネルダイオ
ードと電界効果トランジスタとの並列接続回路の電流−
電圧特性を電界効果トランジスタのゲート電圧の関数と
して示したものである。図１において、前述した共鳴ト
ンネルダイオードＤ1，Ｄ2が２個直列に接続され、その
接続点に出力端子Ｏが設けられ、接地側の共鳴トンネル
ダイオードＤ2 にはゲート電極を入力端子Ｉとする電界
効果トランジスタＴが並列接続されている。
【００１６】このような構成において、共鳴トンネルダ
イオードＤ1 と共鳴トンネルダイオードＤ2 との直列体
に電源電圧Ｖbiasが印加されると、流れる電流は両者の
和であるため、電界効果トランジスタＴのゲート（入力
端子Ｉ）に印加する電圧Ｖｇによってピーク電流を変化
させることができる。したがって前述した共鳴トンネル
ＦＥＴをこの並列接続回路で置き換えても、単安定−双
安定転位を用いた論理動作が可能である。
イオードＤ1 と共鳴トンネルダイオードＤ2 との直列体
に電源電圧Ｖbiasが印加されると、流れる電流は両者の
和であるため、電界効果トランジスタＴのゲート（入力
端子Ｉ）に印加する電圧Ｖｇによってピーク電流を変化
させることができる。したがって前述した共鳴トンネル
ＦＥＴをこの並列接続回路で置き換えても、単安定−双
安定転位を用いた論理動作が可能である。
【００１７】このような構成によれば、共鳴トンネルダ
イオードＤ1 および共鳴トンネルダイオードＤ2 とその
ピーク電流を変化させる電界効果トランジスタＴとを分
離して構成したので、層構造を独立に設計でき、それぞ
れの最適化が可能となる。なお、この実施例では、接地
側の共鳴トンネルダイオードＤ2 に並列に電界効果トラ
ンジスタＴを接続したが、この場合、動作としてはイン
バータとなる。
イオードＤ1 および共鳴トンネルダイオードＤ2 とその
ピーク電流を変化させる電界効果トランジスタＴとを分
離して構成したので、層構造を独立に設計でき、それぞ
れの最適化が可能となる。なお、この実施例では、接地
側の共鳴トンネルダイオードＤ2 に並列に電界効果トラ
ンジスタＴを接続したが、この場合、動作としてはイン
バータとなる。
【００１８】また、このような構成によれば、ピーク電
流の変化が極めて小さくても安定にスイッチングできる
特徴は前述した共鳴トンネルＦＥＴと同様であるため、
電界効果トランジスタＴの相互コンダクタンスは極めて
小さくても良く、入力容量も小さくできる。したがって
ファンアウトを増やしても動作スピードが劣化しない特
長は同じである。
流の変化が極めて小さくても安定にスイッチングできる
特徴は前述した共鳴トンネルＦＥＴと同様であるため、
電界効果トランジスタＴの相互コンダクタンスは極めて
小さくても良く、入力容量も小さくできる。したがって
ファンアウトを増やしても動作スピードが劣化しない特
長は同じである。
【００１９】（実施例２）図３は、本発明による半導体
装置の他の実施例による半導体論理回路を示す図であ
る。同図において、直列接続された共鳴トンネルダイオ
ードＤ1 および共鳴トンネルダイオードＤ2には、それ
ぞれ重み付けの異なる５つの入力端子Ｉ1〜Ｉ5 を有す
る電界効果トランジスタＴ1〜Ｔ5が並列接続されてお
り、電源側の共鳴トンネルダイオードＤ1 には入力に正
の重み付けされた２個の電界効果トランジスタＴ1，Ｔ2
が並列接続され、接地側の共鳴トンネルダイオードＤ2
には入力に負の重み付けされた３個の電界効果トランジ
スタＴ3，Ｔ4，Ｔ5 が並列接続されている。
装置の他の実施例による半導体論理回路を示す図であ
る。同図において、直列接続された共鳴トンネルダイオ
ードＤ1 および共鳴トンネルダイオードＤ2には、それ
ぞれ重み付けの異なる５つの入力端子Ｉ1〜Ｉ5 を有す
る電界効果トランジスタＴ1〜Ｔ5が並列接続されてお
り、電源側の共鳴トンネルダイオードＤ1 には入力に正
の重み付けされた２個の電界効果トランジスタＴ1，Ｔ2
が並列接続され、接地側の共鳴トンネルダイオードＤ2
には入力に負の重み付けされた３個の電界効果トランジ
スタＴ3，Ｔ4，Ｔ5 が並列接続されている。
【００２０】このような構成によれば、正負を含めた複
数入力の重み付き和に対する閾値論理動作を行うことが
できる。この重みは、電界効果トランジスタＴ1〜Ｔ5の
ゲート幅（相互コンダクタンス）に比例して変化する。
また、電源側の電界効果トランジスタＴ1，Ｔ2への入力
は正の重み付け、接地側の電界効果トランジスタＴ3〜
Ｔ5 への入力は負の重み付けに対応しているが、この場
合、スイッチング時のソース電圧が異なるため、電源側
の電界効果トランジスタＴ1，Ｔ2と接地側の電界効果ト
ランジスタＴ3〜Ｔ5とでは比例定数が異なる。したがっ
て多機能動作が実現可能となる。
数入力の重み付き和に対する閾値論理動作を行うことが
できる。この重みは、電界効果トランジスタＴ1〜Ｔ5の
ゲート幅（相互コンダクタンス）に比例して変化する。
また、電源側の電界効果トランジスタＴ1，Ｔ2への入力
は正の重み付け、接地側の電界効果トランジスタＴ3〜
Ｔ5 への入力は負の重み付けに対応しているが、この場
合、スイッチング時のソース電圧が異なるため、電源側
の電界効果トランジスタＴ1，Ｔ2と接地側の電界効果ト
ランジスタＴ3〜Ｔ5とでは比例定数が異なる。したがっ
て多機能動作が実現可能となる。
【００２１】（実施例３）図４は、本発明による半導体
装置のさらに他の実施例による構成を示す断面図であ
る。この実施例では、共鳴トンネルダイオードとチャネ
ルドープ型ヘテロ接合電界効果トランジスタとを同一基
板上に集積した例を示している。同図において、１００
は半絶縁性ＧａＡｓ基板、１０１はアンドープＧａＡｓ
からなるバッファ層、１０２はＳｉを２×１０18ｃｍ-3
ドープしたチャネル層、１０３はアンドープのＡｌ0.45
Ｇａ0.55Ａｓを用いたバリア層、１０４はＳｉを４×１
０18ｃｍ-3ドープしたコレクタ／ソース／ドレインのｎ
+ 層である。
装置のさらに他の実施例による構成を示す断面図であ
る。この実施例では、共鳴トンネルダイオードとチャネ
ルドープ型ヘテロ接合電界効果トランジスタとを同一基
板上に集積した例を示している。同図において、１００
は半絶縁性ＧａＡｓ基板、１０１はアンドープＧａＡｓ
からなるバッファ層、１０２はＳｉを２×１０18ｃｍ-3
ドープしたチャネル層、１０３はアンドープのＡｌ0.45
Ｇａ0.55Ａｓを用いたバリア層、１０４はＳｉを４×１
０18ｃｍ-3ドープしたコレクタ／ソース／ドレインのｎ
+ 層である。
【００２２】また、１０５はＳｉを１×１０18ｃｍ-3ド
ープしたコレクタｎ層、１０６はアンドープＡｌＡｓバ
リア層、１０７はアンドープＧａＡｓ量子井戸層、１０
８はアンドープＡｌＡｓバリア層、１０９はＳｉを１×
１０18ｃｍ-3ドープしたエミッタｎ層、１１０はＳｉを
１×１０19ｃｍ-3ドープしたｎ+ エミッタコンタクト
層、１１１はエミッタ電極、１１２はコレクタ／ドレイ
ン電極、１１３はゲート電極、１１４はソース電極であ
る。なお、共鳴トンネル構造（ＡｌＡｓバリア層１０
６，ＧａＡｓ量子井戸層１０７，ＡｌＡｓバリア層１０
８）の上下にアンドープＡｌＡｓスペーサ層を挿入して
も良い。
ープしたコレクタｎ層、１０６はアンドープＡｌＡｓバ
リア層、１０７はアンドープＧａＡｓ量子井戸層、１０
８はアンドープＡｌＡｓバリア層、１０９はＳｉを１×
１０18ｃｍ-3ドープしたエミッタｎ層、１１０はＳｉを
１×１０19ｃｍ-3ドープしたｎ+ エミッタコンタクト
層、１１１はエミッタ電極、１１２はコレクタ／ドレイ
ン電極、１１３はゲート電極、１１４はソース電極であ
る。なお、共鳴トンネル構造（ＡｌＡｓバリア層１０
６，ＧａＡｓ量子井戸層１０７，ＡｌＡｓバリア層１０
８）の上下にアンドープＡｌＡｓスペーサ層を挿入して
も良い。
【００２３】このような構成された半導体装置におい
て、共鳴トンネルダイオードのコレクタｎ+ 層と電界効
果トランジスタのソースｎ+，ドレインのｎ+層とが共通
のエピタキシャル成長層から形成され、両者を小さな面
積で集積することができる。また、ピーク電流制御用と
してのヘテロ接合電界効果トランジスタを用いているた
め、ゲートリーク電流も少ない。さらに共鳴トンネル構
造は電界効果トランジスタとは独立しているため、自由
な設計が可能となる。また、このように構成された共鳴
トンネルダイオードとヘテロ接合電界効果トランジスタ
とを２つ直列に接続することによって前述した単安定−
双安定論理ゲートが実現できる。
て、共鳴トンネルダイオードのコレクタｎ+ 層と電界効
果トランジスタのソースｎ+，ドレインのｎ+層とが共通
のエピタキシャル成長層から形成され、両者を小さな面
積で集積することができる。また、ピーク電流制御用と
してのヘテロ接合電界効果トランジスタを用いているた
め、ゲートリーク電流も少ない。さらに共鳴トンネル構
造は電界効果トランジスタとは独立しているため、自由
な設計が可能となる。また、このように構成された共鳴
トンネルダイオードとヘテロ接合電界効果トランジスタ
とを２つ直列に接続することによって前述した単安定−
双安定論理ゲートが実現できる。
【００２４】なお、前述した実施例においては、層構造
としてＧａＡｓ／ＡｌＧａＡｓ系を用いた場合について
説明したが、本発明は材料に依存せず、他の材料、例え
ばＩｎＰ基板上にＩｎＧａＡｓ／ＩｎＡｌＡｓヘテロ接
合で実現することもできる。また、共鳴トンネル構造と
してＧａＳｂ／ＡｌＳｂ系を用い、伝導帯−価電子帯遷
移を利用することも可能である。
としてＧａＡｓ／ＡｌＧａＡｓ系を用いた場合について
説明したが、本発明は材料に依存せず、他の材料、例え
ばＩｎＰ基板上にＩｎＧａＡｓ／ＩｎＡｌＡｓヘテロ接
合で実現することもできる。また、共鳴トンネル構造と
してＧａＳｂ／ＡｌＳｂ系を用い、伝導帯−価電子帯遷
移を利用することも可能である。
【００２５】
【発明の効果】以上、説明したように本発明によれば、
Ｎ型負性抵抗特性を有する負性抵抗素子をそのエミッタ
電極，コレクタ電極に対して２個直列に接続して直列体
を構成し、この直列体の少なくとも一方の負性抵抗素子
に少なくとも１個のトランジスタを並列接続し、直列体
の両端に印加した電圧をこれらの負性抵抗素子のピーク
電圧値を加えた電圧値を挟むように上下に変化させて駆
動するようにしたことにより、負性抵抗素子とピーク電
流を変調するトランジスタとが分離して構成できるた
め、負性抵抗素子とトランジスタとが最適な設計が可能
となるので、したがってリーク電流が少なく、高速で多
機能な論理動作が低消費電力で可能となり、しかも製造
が容易となる。
Ｎ型負性抵抗特性を有する負性抵抗素子をそのエミッタ
電極，コレクタ電極に対して２個直列に接続して直列体
を構成し、この直列体の少なくとも一方の負性抵抗素子
に少なくとも１個のトランジスタを並列接続し、直列体
の両端に印加した電圧をこれらの負性抵抗素子のピーク
電圧値を加えた電圧値を挟むように上下に変化させて駆
動するようにしたことにより、負性抵抗素子とピーク電
流を変調するトランジスタとが分離して構成できるた
め、負性抵抗素子とトランジスタとが最適な設計が可能
となるので、したがってリーク電流が少なく、高速で多
機能な論理動作が低消費電力で可能となり、しかも製造
が容易となる。
【００２６】また、本発明の他の半導体装置によれば、
負性抵抗素子に準束縛状態への共鳴を利用した共鳴トン
ネル素子を用い、この共鳴トンネル素子のコレクタまた
はエミッタのｎ層とトランジスタのドレインまたはソー
スのｎ層とを共通層としたことにより、前述と同様の効
果に加えて共鳴トンネル素子およびトランジスタを小さ
な面積に集積できるなどの極めて優れた効果が得られ
る。
負性抵抗素子に準束縛状態への共鳴を利用した共鳴トン
ネル素子を用い、この共鳴トンネル素子のコレクタまた
はエミッタのｎ層とトランジスタのドレインまたはソー
スのｎ層とを共通層としたことにより、前述と同様の効
果に加えて共鳴トンネル素子およびトランジスタを小さ
な面積に集積できるなどの極めて優れた効果が得られ
る。
【図１】本発明の第１の実施例による半導体装置の基本
構成図である。
構成図である。
【図２】図１の半導体装置の電流−電圧特性を示す図で
ある。
ある。
【図３】本発明の第２の実施例による半導体装置の基本
構成図である。
構成図である。
【図４】本発明の第３の実施例による半導体装置の構成
を示す断面図である。
を示す断面図である。
【図５】近年、提案されている半導体装置の構成を示す
断面図である。
断面図である。
【図６】図５の半導体装置の電流−電圧特性を示す図で
ある。
ある。
【図７】図４の半導体装置のスイッチング特性を示す図
である。
である。
【図８】図４の半導体装置よりなる論理回路の各段の入
力関係および駆動するためのクロック信号を示す図であ
る。
力関係および駆動するためのクロック信号を示す図であ
る。
１０ 負性抵抗素子 １１ 半絶縁性ＧａＡｓ基板 １２ ｎ+−ＧａＡｓのバッファ層 １３ ｎ-−ＧａＡｓのエミッタ層 １４ ｉ−ＡｌＡｓのバリア層 １５ ｉ−ＧａＡｓの井戸層 １６ ｉ−ＡｌＡｓのバリア層 １７ ｎ−ＧａＡｓのコレクタ層 １８ ｎ+−ＧａＡｓのコレクタコンタクト層 １９ コレクタ電極 ２０ エミッタ電極 ２１ 制御電極 ２２ ｐ+層 ２３ 高抵抗層 Ｉ 入力端子 Ｉ1〜Ｉ5 入力端子 Ｏ 出力端子 Ｔ1〜Ｔ5 電界効果トランジスタ Ｄ1〜Ｄ2 共鳴トンネルダイオード １００ 半絶縁性ＧａＡｓ基板 １０１ アンドープＧａＡｓバッファ層 １０２ Ｓｉドープチャネル層 １０３ アンドープＡｌＧａＡｓゲートバリア層 １０４ Ｓｉドープコレクタ／ソース／ドレインのｎ
+ 層 １０５ Ｓｉドープコレクタｎ層 １０６ アンドープＡｌＡｓバリア層 １０７ アンドープＧａＡｓ量子井戸層 １０８ アンドープＡｌＡｓバリア層 １０９ Ｓｉドープエミッタｎ層 １１０ Ｓｉドープｎ+エミッタコンタクト層 １１１ エミッタ電極 １１２ コレクタ／ドレイン電極 １１３ ゲート電極 １１４ ソース電極
+ 層 １０５ Ｓｉドープコレクタｎ層 １０６ アンドープＡｌＡｓバリア層 １０７ アンドープＧａＡｓ量子井戸層 １０８ アンドープＡｌＡｓバリア層 １０９ Ｓｉドープエミッタｎ層 １１０ Ｓｉドープｎ+エミッタコンタクト層 １１１ エミッタ電極 １１２ コレクタ／ドレイン電極 １１３ ゲート電極 １１４ ソース電極
Claims (2)
- 【請求項１】 Ｎ型負性抵抗特性を有する負性抵抗素子
をそのエミッタ電極，コレクタ電極に対して２個直列に
接続して直列体を構成し、前記直列体の少なくとも一方
の負性抵抗素子に少なくとも１個のトランジスタを並列
接続し、前記直列体の両端に印加した電圧をこれらの負
性抵抗素子のピーク電圧値を加えた電圧値を挟むように
上下に変化させて駆動することを特徴とした半導体装
置。 - 【請求項２】 請求項１の半導体装置において、前記負
性抵抗素子に準束縛状態への共鳴を利用した共鳴トンネ
ル素子を用い、前記共鳴トンネル素子のコレクタまたは
エミッタのｎ層を前記トランジスタのドレインまたはソ
ースのｎ層と共通層とすることを特徴とした半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35111492A JP3249997B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35111492A JP3249997B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177402A true JPH06177402A (ja) | 1994-06-24 |
| JP3249997B2 JP3249997B2 (ja) | 2002-01-28 |
Family
ID=18415147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35111492A Expired - Fee Related JP3249997B2 (ja) | 1992-12-07 | 1992-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3249997B2 (ja) |
-
1992
- 1992-12-07 JP JP35111492A patent/JP3249997B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3249997B2 (ja) | 2002-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |