JPH06177321A - Multichip module - Google Patents
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- JPH06177321A JPH06177321A JP4323226A JP32322692A JPH06177321A JP H06177321 A JPH06177321 A JP H06177321A JP 4323226 A JP4323226 A JP 4323226A JP 32322692 A JP32322692 A JP 32322692A JP H06177321 A JPH06177321 A JP H06177321A
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- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マルチチップモジュー
ルに関し、特に低コストでかつ高性能なマルチチップモ
ジュールに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multichip module, and more particularly to a low cost and high performance multichip module.
【０００２】[0002]
【従来の技術】近時、装置の大型化、高速化に伴い実装
回路基板も高性能化が求められている。このためＬＳＩ
チップを複数個基板上に実装してなるマルチチップモジ
ュールが多く用いられるようになっている。その一例を
示す文献として、エッチ・ジェイ・レビンシュタイン等
（Ｈ．Ｊ．Ｌｅｖｉｎｓｔｅｉｎ ｅｔ ａｌ）がアテ
ススシーシー・ダイジェスト（ＩＳＳＣＣ Ｄｉｇｅｓ
ｔ）、１９８７年、２２４〜２２５ページに発表したマ
ルチ・チップ・パッケージング・テクノロジー・フォア
・ブイエルエスアイ・ベースド・システム (Multi-Chip
Packaging Technology for VLSI-Based System ）があ
る。2. Description of the Related Art Recently, with the increase in size and speed of devices, there is a demand for higher performance of mounted circuit boards. Therefore, LSI
A multi-chip module in which a plurality of chips are mounted on a substrate has been widely used. As a document showing such an example, H. J. Levinstein et al., ISSCC Digest
t), 1987, pp. 224-225, Multi-Chip Packaging Technology for VRS, based system (Multi-Chip).
Packaging Technology for VLSI-Based System).
【０００３】このマルチチップモジュールではシリコン
基板上に銅配線等の微細な多層配線形成が行われた実装
回路基板が用いられている。この従来技術ではフリップ
チップ技術を用いてＬＳＩチップを基板上に搭載してい
るがワイヤーで接続する技術や、ＴＡＢ技術を用いるこ
ともある。In this multi-chip module, a mounted circuit board in which fine multi-layered wiring such as copper wiring is formed on a silicon substrate is used. In this conventional technique, the LSI chip is mounted on the substrate by using the flip chip technique, but a technique of connecting with a wire or a TAB technique may be used.
【０００４】かかるモジュールの構成としては例えば、
上述した文献ではＣＰＵとＭＭＵとＡＬＵという組合せ
であったが、ＣＰＵとメモリとＧ／Ａというような組合
せが一般的に用いられている。The configuration of such a module is, for example,
In the above-mentioned document, the combination of CPU, MMU, and ALU was used, but the combination of CPU, memory, and G / A is generally used.
【０００５】[0005]
【発明が解決しようとする課題】上記した従来技術を用
いたマルチチップモジュールでは実装基板上にＬＳＩチ
ップを数個から十数個搭載していた。ところで、ＬＳＩ
チップはほぼ１平方ｃｍの大きさがあり、そのため実装
基板の大きさは２０〜４０平方ｃｍと大きな基板が必要
となる。特にシリコンウエハを基板材料に用いたマルチ
チップモジュールでは直径５または６インチウエハを用
いて実装回路基板を製作する場合には、１枚のウエハか
ら４〜６個の実装回路基板しか作成できない。そのため
当然歩留りも低くなりコストが大きくなるという大きな
問題点が生じることが分かった。In the multi-chip module using the above-mentioned conventional technique, a few to more than ten LSI chips are mounted on the mounting board. By the way, LSI
Since the chip has a size of about 1 cm 2 and a mounting substrate having a size of 20 to 40 cm 2, a large substrate is required. In particular, in a multi-chip module using a silicon wafer as a substrate material, when a mounted circuit board is manufactured using a wafer having a diameter of 5 or 6 inches, only 4 to 6 mounted circuit boards can be produced from one wafer. Therefore, it has been found that a large problem naturally arises that the yield is lowered and the cost is increased.
【０００６】また、上記従来技術のマルチチップモジュ
ールでは上述したように基板面積が大きくなるため、そ
れだけ配線長が長くなり、高性能化が充分達成できない
という問題点もあった。Further, in the above-mentioned multi-chip module of the prior art, since the substrate area becomes large as described above, there is a problem that the wiring length becomes longer and the performance cannot be sufficiently improved.
【０００７】本発明の課題は、モジュールの機能を損な
うことなく基板面積を小さくし、低コスト化、高性能化
を可能にしたマルチチップモジュールを提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to provide a multi-chip module in which the substrate area can be reduced without impairing the function of the module, and the cost and performance can be improved.
【０００８】[0008]
【課題を解決するための手段】本発明によれば、実装回
路基板に複数のＬＳＩチップを接続してなるマルチチッ
プモジュールにおいて、これらのＬＳＩチップのうちの
少なくとも１つを前記実装回路基板の上部に搭載しない
ことを特徴とする。即ち、これらのＬＳＩチップのうち
一部のＬＳＩチップを平面的に見て実装回路基板の外部
に配置し、該実装回路基板外に配置されたＬＳＩチップ
のパッドを実装回路基板と電気的に接続することを特徴
とするマルチチップモジュールが得られる。According to the present invention, in a multichip module in which a plurality of LSI chips are connected to a mounting circuit board, at least one of these LSI chips is mounted on the mounting circuit board. It is characterized by not being installed in. That is, a part of these LSI chips is arranged outside the mounting circuit board when viewed in plan, and the pads of the LSI chip arranged outside the mounting circuit board are electrically connected to the mounting circuit board. A multi-chip module characterized by the above is obtained.
【０００９】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／Ｏパッドがワ
イヤーにより接続されていることを特徴とするマルチチ
ップモジュールが得られた。According to the present invention, in the multi-chip module, the I / O pad formed on the LSI chip and the I / O pad formed on the mounting circuit board are connected by a wire. A multi-chip module was obtained.
【００１０】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／ＯパッドがＴ
ＡＢリードにより接続されていることを特徴とするマル
チチップモジュールが得られる。According to the present invention, in the multi-chip module, the I / O pad formed on the LSI chip and the I / O pad formed on the mounting circuit board are T-shaped.
A multi-chip module characterized by being connected by AB leads is obtained.
【００１１】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドと前記実装回路基板に形成されたＩ／Ｏパッドが半
田ボールによりフリップチップ接続されていることを特
徴とするマルチチップモジュールが得られる。According to the present invention, in the multi-chip module, the I / O pad formed on the LSI chip and the I / O pad formed on the mounting circuit board are flip-chip connected by solder balls. A multi-chip module characterized by
【００１２】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップに形成されたＩ／Ｏパ
ッドが該ＬＳＩチップの特定の一辺の端部より５００μ
ｍ以内の範囲にのみ形成されていることを特徴とするマ
ルチチップモジュールが得られる。According to the present invention, in the multi-chip module, the I / O pad formed on the LSI chip is 500 μm away from the end of a specific side of the LSI chip.
A multi-chip module characterized by being formed only within the range of m can be obtained.
【００１３】本発明によれば、前記マルチチップモジュ
ールにおいて、前記ＬＳＩチップの特定した第一の辺の
端部より５ｍｍ以内にある第一のＩ／Ｏパッドは全て、
前記実装回路基板の高速バスにつながるＩ／Ｏパッドに
接続されてることおよび前記第一の辺に対向した位置に
ある第二の辺の端部より５ｍｍ以内にある第二のＩ／Ｏ
パッドは全てパッケージ基板のＩ／Ｏパッドに接続され
ることを特徴とするマルチチップモジュールが得られ
る。According to the present invention, in the multi-chip module, all the first I / O pads within 5 mm from the end of the specified first side of the LSI chip are
A second I / O connected to an I / O pad connected to a high-speed bus of the mounting circuit board and within 5 mm from an end of a second side facing the first side.
A multi-chip module is obtained in which all the pads are connected to the I / O pads of the package substrate.
【００１４】本発明によれば、前記マルチチップモジュ
ールにおいて、前記実装回路基板がシリコンで形成され
ていることを特徴とするマルチチップモジュールが得ら
れる。According to the present invention, in the multi-chip module, the multi-chip module is obtained in which the mounting circuit board is made of silicon.
【００１５】本発明によれば、前記マルチチップモジュ
ールを搭載したシステムおよび装置が得られる。According to the present invention, there can be obtained a system and apparatus equipped with the multichip module.
【００１６】[0016]
【実施例】次に本発明の第一の実施例を図面に基いて説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to the drawings.
【００１７】まず図１は本発明の第一の実施例を説明す
るための断面図である。第一の実施例ではパッケージ基
板１０１上にシリコンを用いた実装回路基板１０２の上
にマイクロプロセッサ（ＣＰＵ）チップ１０３、高速メ
モリチップ１０４、ゲートアレイチップ１０５が搭載さ
れている。ここで図に示すように高速メモリチップ１０
４およびゲートアレイチップ１０５は実装回路基板１０
２の上には搭載されておらず、実装回路基板１０２の外
部に配置されている。各チップのＩ／Ｏパッドは実装基
板１０２上に形成された多層配線１０２′上のＩ／Ｏパ
ッドもしくはパッケージ基板１０１上のＩ／Ｏパッドに
ワイヤー１０６を用いて接続されている。更にこのマル
チチップモジュールは上述した部品以外に入出力ピン１
０７、キャップ１０８、ヒートシンク１０９で構成され
ている。First, FIG. 1 is a sectional view for explaining a first embodiment of the present invention. In the first embodiment, a microprocessor (CPU) chip 103, a high speed memory chip 104, and a gate array chip 105 are mounted on a package circuit board 102 made of silicon on a package board 101. Here, as shown in FIG.
4 and the gate array chip 105 are mounted circuit board 10
2 is not mounted on the mounting circuit board 102 but is mounted outside the mounting circuit board 102. The I / O pad of each chip is connected to the I / O pad on the multilayer wiring 102 ′ formed on the mounting substrate 102 or the I / O pad on the package substrate 101 using a wire 106. In addition to the components described above, this multi-chip module has input / output pin 1
07, cap 108, and heat sink 109.
【００１８】高速メモリチップ１０４は全てのＩ／Ｏパ
ッドがチップ一辺の近傍にあり、それらが実装回路基板
１０２のＩ／Ｏパッドに接続されている。また、ゲート
アレイチップ１０５の約半数のＩ／Ｏパッドは実装回路
基板１０２のＩ／Ｏパッドに接続されており、残りのＩ
／Ｏパッドはパッケージ基板１０１に接続されている。In the high speed memory chip 104, all I / O pads are near one side of the chip, and they are connected to the I / O pads of the mounting circuit board 102. Further, about half of the I / O pads of the gate array chip 105 are connected to the I / O pads of the mounting circuit board 102, and the remaining I / O pads are connected.
The / O pad is connected to the package substrate 101.
【００１９】上述したように本発明のマルチチップモジ
ュールでは高速メモリチップ１０４およびゲートアレイ
チップ１０５が実装回路基板１０２の外部に配置されて
いる。このため、これらのチップを基板上に形成した場
合よりも基板面積を大幅に小さくできる。As described above, in the multi-chip module of the present invention, the high speed memory chip 104 and the gate array chip 105 are arranged outside the mounting circuit board 102. Therefore, the substrate area can be significantly reduced as compared with the case where these chips are formed on the substrate.
【００２０】このことを図２を用いてより分かりやすく
説明する。図２に本発明の第一の実施例の平面図を示
す。従来技術を用いて全てのチップを実装回路基板１０
２上に搭載したならば実装回路基板の面積はほぼ図中の
キャビティー１１０の大きさになり、その場合の基板面
積は２５平方ｃｍであった。しかし、図２から分かるよ
うに、第一の実施例の実装回路基板の面積は７．５平方
ｃｍであった。このように本発明を用いれば実装基板面
積を約３０％に低減できるという大きな利点を有するこ
とが分かった。この効果により基板の歩留りが約４倍に
なり、モジュール全体のコストも約３０％低減すること
ができた。This will be described more easily with reference to FIG. FIG. 2 shows a plan view of the first embodiment of the present invention. A circuit board 10 in which all chips are mounted by using the conventional technology.
When mounted on the board 2, the area of the mounted circuit board was almost the size of the cavity 110 in the figure, and the board area in that case was 25 cm 2. However, as can be seen from FIG. 2, the area of the mounted circuit board of the first embodiment was 7.5 cm 2. As described above, it was found that the use of the present invention has a great advantage that the mounting substrate area can be reduced to about 30%. Due to this effect, the yield of the substrate is increased by about 4 times, and the cost of the entire module can be reduced by about 30%.
【００２１】前記本発明の第一の実施例において、実装
回路基板１０２上にはＣＰＵと同期し、８０ＭＨｚで動
作する高速データバス、アドレスバス、制御バスが形成
されている。ゲートアレイチップ１０５はＣＰＵ側の高
速バスとシステム側（主メモリ、Ｉ／Ｏ）の低速のシス
テムバスをつなぐＦＩＦＯ（先入れ先出し）のバッファ
回路ＬＳＩであり、図１に示されるようにゲートアレイ
チップの高速バスにつながるＩ／Ｏパッドは全て実装回
路基板１０２のＩ／Ｏパッドに接続され、低速のシステ
ムバスにつながるＩ／Ｏパッドは全てパッケージ基板の
Ｉ／Ｏパッドに接続されている。そのため８０ＭＨｚ動
作を行うマイクロプロセッチップ１０３、高速メモリチ
ップ１０４、ゲートアレイチップ１０５のチップ間の内
部配線が全て実装回路基板１０２上に形成されることに
なる。In the first embodiment of the present invention, a high speed data bus, an address bus and a control bus which operate at 80 MHz are formed on the mounting circuit board 102 in synchronization with the CPU. The gate array chip 105 is a FIFO (first-in first-out) buffer circuit LSI that connects a high-speed bus on the CPU side and a low-speed system bus on the system side (main memory, I / O), and as shown in FIG. All I / O pads connected to the high-speed bus are connected to the I / O pads of the mounting circuit board 102, and all I / O pads connected to the low-speed system bus are connected to the I / O pads of the package board. Therefore, the internal wiring between the microprocessor chip 103, the high-speed memory chip 104, and the gate array chip 105 that operate at 80 MHz are all formed on the mounting circuit board 102.
【００２２】上述したように本発明のマルチチップモジ
ュールは従来技術より実装回路基板の面積を１／３にで
きるため、各ネット毎の配線長もそれだけ短縮され、そ
れにより遅延時間も短縮されるため従来技術のものに比
べ大幅な高速動作を行なわせることが可能となるという
大きな利点もある。実際、従来技術を用いたマルチチッ
プモジュールで８０ＭＨｚであったシステムを本発明の
モジュールを用いることにより８３ＭＨｚまでの高速動
作を行わせることが可能となった。As described above, in the multi-chip module of the present invention, the area of the mounting circuit board can be reduced to 1/3 as compared with the prior art, so that the wiring length of each net is shortened by that much, and the delay time is also shortened. There is also a great advantage that it is possible to perform a significantly high speed operation as compared with the prior art. In fact, by using the module of the present invention, it is possible to perform a high-speed operation up to 83 MHz from the system of 80 MHz in the multi-chip module using the conventional technology.
【００２３】前記マイクロプロセッサチップ１０３，２
０３と高速メモリチップ１０４，２０４およびゲートア
レイチップ１０５，２０５などのＬＳＩチップに形成さ
れたＩ／Ｏパッドと、前記実装回路基板１０２，２０２
に形成されたＩ／Ｏパッドとは、ＴＡＢリードにより接
続しても良い。The microprocessor chips 103 and 2
03, high-speed memory chips 104 and 204, and I / O pads formed on LSI chips such as gate array chips 105 and 205, and the mounting circuit boards 102 and 202.
The I / O pad formed in the above may be connected by a TAB lead.
【００２４】次に第二の実施例としてフリップチップ接
続を用いた例を図３に示す。Next, an example using flip chip connection is shown in FIG. 3 as a second embodiment.
【００２５】図３は本発明の第二の実施例を説明するた
めの断面図である。第二の実施例ではパッケージ基板２
０１上に実装回路基板２０２、マイクロプロセッサ（Ｃ
ＰＵ）チップ２０３、高速メモリチップ２０４、ゲート
アレイチップ２０５が搭載されている。各チップは実装
回路基板２０２上に形成された多層配線２０２′上に半
田バンプ２０６を用いてフリップチップ接続されてい
る。更に、このマルチチップモジュールは上述した部品
以外に入出力ピン２０７、キャップ２０８、ヒートシン
ク２０９で構成されている。FIG. 3 is a sectional view for explaining the second embodiment of the present invention. In the second embodiment, the package substrate 2
01 mounted circuit board 202, microprocessor (C
A PU) chip 203, a high speed memory chip 204, and a gate array chip 205 are mounted. Each chip is flip-chip connected onto the multilayer wiring 202 'formed on the mounting circuit board 202 by using solder bumps 206. Further, this multi-chip module is composed of input / output pins 207, a cap 208, and a heat sink 209 in addition to the components described above.
【００２６】高速メモリチップ２０４のＩ／Ｏパッドは
片側では半田バンプ２０６を介し実装回路基板２０２の
Ｉ／Ｏパッドに接続され、もう片側ではダミー半田バン
プ２０９を介しパッケージ基板２０１に接続されてい
る。また、ゲートアレイチップ２０５のＩ／Ｏパッドは
片側では半田バンプ２０６を介し実装回路基板２０２の
Ｉ／Ｏパッドに接続され、反対側では半田バンプ２０６
を介してパッケージ基板２０１に接続されている。The I / O pad of the high-speed memory chip 204 is connected to the I / O pad of the mounting circuit board 202 via the solder bump 206 on one side, and is connected to the package board 201 via the dummy solder bump 209 on the other side. . The I / O pad of the gate array chip 205 is connected to the I / O pad of the mounting circuit board 202 via the solder bump 206 on one side and the solder bump 206 on the other side.
It is connected to the package substrate 201 via.
【００２７】本発明の第二の実施例ではフリップチップ
を用いてチップ接続が行われているため、接続部のイン
ダクタンスを大幅に低減できるだけでなく、チップ当り
の接続ピン数を低減できるためより高性能なモジュール
が実現可能となる。In the second embodiment of the present invention, since the chip connection is performed by using the flip chip, not only the inductance of the connection portion can be significantly reduced but also the number of connection pins per chip can be reduced, which is higher. A high-performance module can be realized.
【００２８】なお、前記マイクロプロセッサチップ１０
３，２０３と高速メモリチップ１０４，２０４およびゲ
ートアレイチップ１０５，２０５などのＬＳＩチップに
形成されるＩ／Ｏパッドは、該ＬＳＩチップの特定の一
辺の端部より５００μｍ以内に範囲にのみ形成すること
が望ましい。また、前記ＬＳＩチップの特定した第一の
辺の端部より５ｍｍ以内にある第一のＩ／Ｏパッドは全
て、前記実装回路基板１０２，２０２の高速バスにつな
がるＩ／Ｏパッドに接続されてることおよび前記第一の
辺に対向した位置にある第二の辺の端部より５ｍｍ以内
にある第二のＩ／Ｏパッドは全てパッケージ基板１０
１，２０１のＩ／Ｏパッドに接続されることが望まし
い。Incidentally, the microprocessor chip 10
3, I / O pads formed on LSI chips such as the high speed memory chips 104 and 204 and the gate array chips 105 and 205 are formed only within a range of 500 μm from the end of one specific side of the LSI chip. Is desirable. Further, all the first I / O pads located within 5 mm from the end portion of the specified first side of the LSI chip are connected to the I / O pads connected to the high-speed bus of the mounting circuit boards 102 and 202. And the second I / O pad located within 5 mm from the end of the second side facing the first side are all package substrate 10.
It is desirable to connect to 1,201 I / O pads.
【００２９】[0029]
【発明の効果】以上に述べたように本発明のマルチチッ
プモジュールは、実装回路基板の面積を大幅に低減でき
るため、従来技術より低コストで、しかも高性能なモジ
ュールを提供することができ、かつ、装置の大型化、高
速化に伴う実装回路基板の高性能化の要求に応えること
ができるという非常に大きな利点を有する。As described above, since the multi-chip module of the present invention can greatly reduce the area of the mounting circuit board, it is possible to provide a module of lower cost and higher performance than the prior art. In addition, there is a great advantage that it is possible to meet the demand for higher performance of the mounted circuit board accompanying the increase in size and speed of the device.
【図１】本発明の第一の実施例を説明するための断面図
である。FIG. 1 is a sectional view for explaining a first embodiment of the present invention.
【図２】本発明の第一の実施例の効果を補足説明するた
めの平面図である。FIG. 2 is a plan view for supplementarily explaining the effect of the first embodiment of the present invention.
【図３】本発明の第二の実施例を説明するための断面図
である。FIG. 3 is a sectional view for explaining a second embodiment of the present invention.
１０１…パッケージ基板 １０２…実装回路基板 １０３…マイクロプロセッサ（ＣＰＵ）チップ １０４…高速メモリチップ １０５…ゲートアレイチップ １０６…ワイヤー １０７…入出力ピン １０８…キャップ １０９…ヒートシンク １１０…キャビティ ２０１…パッケージ基板 ２０２…実装回路基板 ２０３…マイクロプロセッサ（ＣＰＵ）チップ ２０４…高速メモリチップ ２０５…ゲートアレイチップ ２０６…半田バンプ ２０７…入出力ピン ２０８…キャップ ２０９…ダミー半田バンプ 101 ... Package board 102 ... Mounting circuit board 103 ... Microprocessor (CPU) chip 104 ... High-speed memory chip 105 ... Gate array chip 106 ... Wire 107 ... Input / output pin 108 ... Cap 109 ... Heat sink 110 ... Cavity 201 ... Package board 202 ... Mounted circuit board 203 ... Microprocessor (CPU) chip 204 ... High-speed memory chip 205 ... Gate array chip 206 ... Solder bump 207 ... Input / output pin 208 ... Cap 209 ... Dummy solder bump
Claims (8)
続してなるマルチチップモジュールにおいて、前記ＬＳ
Ｉチップの少なくとも１つが平面的に見て前記実装回路
基板の外部に搭載されていることを特徴とするマルチチ
ップモジュール。1. A multi-chip module comprising a plurality of LSI chips connected to a mounting circuit board, wherein the LS
A multichip module, wherein at least one of the I chips is mounted on the outside of the mounting circuit board when seen in a plan view.
ッドと前記実装回路基板に形成されたＩ／Ｏパッドがワ
イヤーにより接続されていることを特徴とする請求項１
のマルチチップモジュール。2. The I / O pad formed on the LSI chip and the I / O pad formed on the mounting circuit board are connected by a wire.
Multi-chip module.
ッドと前記実装回路基板に形成されたＩ／ＯパッドがＴ
ＡＢリードにより接続されていることを特徴とする請求
項１のマルチチップモジュール。3. The I / O pad formed on the LSI chip and the I / O pad formed on the mounting circuit board are T-shaped.
The multi-chip module according to claim 1, wherein the multi-chip module is connected by an AB lead.
ッドと前記実装回路基板に形成されたＩ／Ｏパッドが半
田ボールによりフリップチップ接続されていることを特
徴とする請求項１のマルチチップモジュール。4. The multi-chip according to claim 1, wherein the I / O pad formed on the LSI chip and the I / O pad formed on the mounting circuit board are flip-chip connected by solder balls. module.
ッドが該ＬＳＩチップの特定の一辺の端部より５００μ
ｍ以内の範囲にのみ形成されていることを特徴とする請
求項１のマルチチップモジュール。5. The I / O pad formed on the LSI chip is 500 μm away from the end of a specific side of the LSI chip.
The multi-chip module according to claim 1, wherein the multi-chip module is formed only in a range within m.
端部より５ｍｍ以内にある第一のＩ／Ｏパッドは全て、
前記実装回路基板の高速バスにつながるＩ／Ｏパッドに
接続されてることおよび前記第一の辺に対向した位置に
ある第二の辺の端部より５ｍｍ以内にある第二のＩ／Ｏ
パッドは全てパッケージ基板のＩ／Ｏパッドに接続され
ることを特徴とする請求項１のマルチチップモジュー
ル。6. All of the first I / O pads within 5 mm from the end of the specified first side of the LSI chip are
A second I / O connected to an I / O pad connected to a high-speed bus of the mounting circuit board and within 5 mm from an end of a second side facing the first side.
The multi-chip module according to claim 1, wherein the pads are all connected to the I / O pads of the package substrate.
ていることを特徴とする請求項１のマルチチップモジュ
ール。7. The multi-chip module according to claim 1, wherein the mounting circuit board is formed of silicon.
ップモジュールを搭載したシステムおよび装置。8. A system and apparatus equipped with the multichip module according to any one of claims 1 to 7.
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|---|---|---|---|
| JP4323226A JP2861686B2 (en) | 1992-12-02 | 1992-12-02 | Multi-chip module |
Applications Claiming Priority (1)
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| JP2861686B2 JP2861686B2 (en) | 1999-02-24 |
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ID=18152426
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-12-02 JP JP4323226A patent/JP2861686B2/en not_active Expired - Fee Related
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