JPH06177067A - Manufacture of semiconductor integrated circuit device - Google Patents

Manufacture of semiconductor integrated circuit device

Info

Publication number
JPH06177067A
JPH06177067A JP32512692A JP32512692A JPH06177067A JP H06177067 A JPH06177067 A JP H06177067A JP 32512692 A JP32512692 A JP 32512692A JP 32512692 A JP32512692 A JP 32512692A JP H06177067 A JPH06177067 A JP H06177067A
Authority
JP
Japan
Prior art keywords
diffusion layer
layer
impurity diffusion
boron
titanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32512692A
Other languages
Japanese (ja)
Inventor
Hiroyuki Nakamura
弘幸 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP32512692A priority Critical patent/JPH06177067A/en
Publication of JPH06177067A publication Critical patent/JPH06177067A/en
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

PURPOSE:To form a low-resistance impurity diffusion layer by capturing impurities which are absorbed by a high melt-point metal layer in the process for manufacturing a semiconductor integrated circuit device with a high melt-point metal silicide layer on a diffusion layer. CONSTITUTION:After a first impurity diffusion layer 10a is formed, titanium film is formed by sputtering and then titanium silicide layer 14 is formed by RTA treatment at 700 deg.C. Then, boron is ion-implanted and RTA treatment is performed again for forming a second impurity diffusion layer 19, thus suppressing the reduction in impurity concentration on the diffusion layer and obtaining a low-resistance diffusion layer.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に不純物拡散層上に高融点金属シリ
サイド層を有する半導体集積回路装置の製造方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to a method for manufacturing a semiconductor integrated circuit device having a refractory metal silicide layer on an impurity diffusion layer.

【0002】[0002]

【従来の技術】従来、不純物拡散層上に高融点金属シリ
サイド層を有する半導体集積回路装置の製造方法として
は、高融点金属シリサイド層を形成した後にイオン注入
を行なって不純物拡散層を形成する方法と、逆に、不純
物拡散層を形成した後に高融点金属シリサイド層を形成
する方法とが提案されている。前者においてはイオン注
入時に高融点金属原子がノックオンされて半導体基板に
入り、最結合中心となって漏れ電流が多くなる。不純物
拡散層による接合を深いところに設ければこの漏れ電流
は少なくできるが、半導体装置の高速化傾向と相容れな
い。
2. Description of the Related Art Conventionally, as a method of manufacturing a semiconductor integrated circuit device having a refractory metal silicide layer on an impurity diffusion layer, a method of forming a refractory metal silicide layer and then performing ion implantation to form an impurity diffusion layer. On the contrary, a method of forming a refractory metal silicide layer after forming an impurity diffusion layer has been proposed. In the former case, refractory metal atoms are knocked on at the time of ion implantation and enter the semiconductor substrate, becoming the most coupling center and increasing leakage current. This leakage current can be reduced by providing the junction with the impurity diffusion layer at a deep position, but this is incompatible with the trend toward higher speed semiconductor devices.

【0003】後者については、次のような工程が一般的
に採用されている。
For the latter, the following steps are generally adopted.

【0004】図5(a)に示すように、N型シリコン基
板1の表面にフィールド酸化膜2を形成して区画された
活性領域にはゲート酸化膜3を形成し、ポリシリコン膜
4およびタングステンシリサイド膜5を順次に堆積しパ
ターニングすることによってゲート電極6を形成する。
次に、ボロンイオンを注入して低濃度イオン注入層7を
形成した後に、ゲート電極6の側壁に酸化シリコン膜な
どのスペーサ8を形成し、全面に厚さ30ナノメータの
酸化シリコン膜9を化学気相成長法により形成する。次
に、イオン注入法により、30〜70keVのエネルギ
ーにてドーズ量1015〜1016〜cm-2の二フッ化ボロ
ンイオンを注入して高濃度イオン注入層10を形成す
る。次に、800〜900℃の窒素雰囲気中において、
10分間程度の熱処理を行い、注入されたイオンの活性
化を行い、図5(b)に示すように、低濃度不純物拡散
層7aおよび高濃度不純物拡散層10aを形成する。
As shown in FIG. 5A, a gate oxide film 3 is formed in an active region defined by forming a field oxide film 2 on the surface of an N-type silicon substrate 1, a polysilicon film 4 and a tungsten film. The gate electrode 6 is formed by sequentially depositing and patterning the silicide film 5.
Next, boron ions are implanted to form a low-concentration ion implantation layer 7, and then a spacer 8 such as a silicon oxide film is formed on the side wall of the gate electrode 6, and a silicon oxide film 9 having a thickness of 30 nanometers is chemically formed on the entire surface. It is formed by a vapor phase growth method. Next, by the ion implantation method, boron difluoride ions having a dose amount of 10 15 to 10 16 to cm −2 are implanted at an energy of 30 to 70 keV to form the high concentration ion implantation layer 10. Next, in a nitrogen atmosphere at 800 to 900 ° C.,
Heat treatment is performed for about 10 minutes to activate the implanted ions, and as shown in FIG. 5B, a low concentration impurity diffusion layer 7a and a high concentration impurity diffusion layer 10a are formed.

【0005】ひきつづき、図6(a)に示すように、少
くとも、高融点金属シリサイド層を設ける高濃度不純物
拡散層10a上を含む領域に開孔11を設け、シリコン
基板を露出させる。そして、スパッタリング法により、
全面に厚さ30〜100ナノメータのチタン膜12を形
成した後、600〜700℃の窒素雰囲気中において、
30秒の短時間アニール(RTA)処理を行い、チタン
膜とシリコン基板が直接接する部分にシリサイド化反応
によるチタンシリサイド層14を形成する。ひき続き、
アンモニアと過酸化水素から成るエッチング液を用いた
エッチングにより酸化シリコン膜8,9上、タングステ
ンシリサイド膜5上およびチタンシリサイド層14上に
残った未反応チタン膜12層を除去した後、800℃の
窒素雰囲気中において、RTA処理を行い、チタンシリ
サイド層14の低抵抗化を図る。なお、チタンシリサイ
ド層14の形成工程で高濃度不純物拡散層10aからボ
ロン原子がチタンシリサイド層14に吸収された低濃度
層13ができる。
Continuing, as shown in FIG. 6 (a), an opening 11 is provided in a region including at least the high-concentration impurity diffusion layer 10a in which the refractory metal silicide layer is provided to expose the silicon substrate. And by the sputtering method,
After forming the titanium film 12 having a thickness of 30 to 100 nanometers on the entire surface, in a nitrogen atmosphere at 600 to 700 ° C.,
A short-time annealing (RTA) process for 30 seconds is performed to form a titanium silicide layer 14 by a silicidation reaction in a portion where the titanium film and the silicon substrate are in direct contact with each other. Continued,
After removing the unreacted titanium film 12 layer remaining on the silicon oxide films 8 and 9, the tungsten silicide film 5 and the titanium silicide layer 14 by etching using an etching solution composed of ammonia and hydrogen peroxide, RTA treatment is performed in a nitrogen atmosphere to reduce the resistance of the titanium silicide layer 14. In the step of forming the titanium silicide layer 14, a low concentration layer 13 in which boron atoms are absorbed in the titanium silicide layer 14 from the high concentration impurity diffusion layer 10a is formed.

【0006】その後、図6(b)に示すように、厚さ5
00ナノメータのBPSG膜を形成した後、850℃の
窒素雰囲気中で熱処理を行い、層間絶縁膜15を形成す
る。そして、所定の位置に開孔を設けスパッタリング法
によりアルミニウム膜などを形成し、パターニングして
配線17−1,17−2を形成する。
After that, as shown in FIG.
After forming the 00 nanometer BPSG film, heat treatment is performed in a nitrogen atmosphere at 850 ° C. to form the interlayer insulating film 15. Then, an opening is provided at a predetermined position, an aluminum film or the like is formed by a sputtering method, and patterning is performed to form wirings 17-1 and 17-2.

【0007】[0007]

【発明が解決しようとする課題】前述した、従来の半導
体集積回路装置の製造方法における、チタンシリサイド
層の形成方法においては、不純物拡散層の形成されたシ
リコン層と、チタンの化学反応によりチタンシリサイド
層が形成されるため、反応時に、シリコン基板中に形成
されていた不純物拡散層中のボロン原子がチタンシリサ
イド層に吸収され、ボロンの実効濃度が低下する。結果
として、拡散層上に設けられたコンタクト部分におい
て、非オーミックな特性が生ずる。また、トランジスタ
特性に寄生抵抗が現れ、オン電流の低下などの問題も生
ずる。
In the method of forming the titanium silicide layer in the above-described conventional method of manufacturing a semiconductor integrated circuit device, the titanium silicide is formed by a chemical reaction between the silicon layer in which the impurity diffusion layer is formed and titanium. Since the layer is formed, the boron atoms in the impurity diffusion layer formed in the silicon substrate are absorbed by the titanium silicide layer during the reaction, and the effective concentration of boron is reduced. As a result, non-ohmic characteristics are generated in the contact portion provided on the diffusion layer. In addition, a parasitic resistance appears in the transistor characteristics, which causes a problem such as a decrease in on-current.

【0008】[0008]

【課題を解決するための手段】本発明の半導体集積回路
装置の製造方法は、半導体シリコン基板の表面部の第1
導電型領域に選択的に第1の第2導電型不純物イオンを
注入し、第1の熱処理を行なって不純物拡散層を形成す
る第1工程と、前記不純物拡散層に高融点金属膜を被着
する工程と、第2の熱処理を行なって高融点金属シリサ
イド層を形成し前記高融点金属膜のうちシリサイド化さ
れないで残っている部分を除去する第2工程と、前記第
2工程の前または後に第2の第2導電型不純物イオンを
前記不純物拡散層に注入する第3工程と、第3の熱処理
を行なう工程とを含むというものである。
A method of manufacturing a semiconductor integrated circuit device according to the present invention comprises a first surface portion of a semiconductor silicon substrate.
A first step of selectively implanting first and second conductivity type impurity ions into a conductivity type region and performing a first heat treatment to form an impurity diffusion layer; and depositing a refractory metal film on the impurity diffusion layer. And a second step of performing a second heat treatment to form a refractory metal silicide layer and removing a portion of the refractory metal film that remains unsilicided, and before or after the second step. It includes a third step of implanting second impurity ions of the second conductivity type into the impurity diffusion layer and a step of performing a third heat treatment.

【0009】[0009]

【実施例】次に、本発明の実施例につき、図面を参照し
て説明する。図1(a),(b)、図2(a),(b)
は、本発明の第1の実施例の説明のための工程順断面図
である。
Embodiments of the present invention will now be described with reference to the drawings. 1 (a), (b), 2 (a), (b)
3A to 3D are sectional views in order of the processes, for illustrating the first embodiment of the present invention.

【0010】図5(a),(b)および図6(a)を参
照して説明した従来例で未反応のチタン層12を除去し
た後に第2の不純物イオンとして、ボロンイオンを15
〜30keVのエネルギーにて注入して、図1(a)に
示すように、低濃度層13にボロンイオン注入層18を
形成する。ドーズ量は1×1014cm-2程度が望まし
い、ひきつづき、800〜850℃の窒素雰囲気中にお
いて第2のRTA処理を行い、チタンシリサイド層14
の低抵抗化並びに、第2のイオン注入により注入された
ボロン原子の活性化を行い、図1(b)に示すように、
第2の高濃度不純物層19を形成する。
After removing the unreacted titanium layer 12 in the conventional example described with reference to FIGS. 5 (a), 5 (b) and 6 (a), boron ions are used as second impurity ions 15
Implantation is performed with an energy of ˜30 keV to form a boron ion implantation layer 18 in the low concentration layer 13 as shown in FIG. The dose amount is preferably about 1 × 10 14 cm -2 . Continuing, the second RTA treatment is performed in a nitrogen atmosphere at 800 to 850 ° C. to perform the titanium silicide layer 14
And the activation of the boron atoms implanted by the second ion implantation, as shown in FIG.
The second high concentration impurity layer 19 is formed.

【0011】その後、気相化学成長法により、図2
(a)に示すように、厚さ500ナノメータのBPSG
膜を形成した後、850℃の窒素雰囲気中において30
分間の熱処理を行い、BPSG膜のリフローを行ない、
層間絶縁膜15を形成する。さらに、ホトレジストを塗
布した後、ホトリソグラフィ技術により、図2(b)に
示すように、チタンシリサイド層14上に開孔を設け、
HF系のエッチング液および、CF4 系のガスプラズマ
によるエッチングを順次に行なうことにより基板に達す
る開孔16を設ける。ひきつづき、スパッタリング法に
よりアルミニウム膜などを形成し、ホトリソグラフィ技
術と、Cl系ガスプラズマ中におけるエッチングにより
配線17−1,17−2を形成する。
After that, by a chemical vapor deposition method, as shown in FIG.
As shown in (a), BPSG with a thickness of 500 nanometers
After forming the film, the film is placed in a nitrogen atmosphere at 850 ° C. for 30
Heat treatment for 1 minute to reflow the BPSG film,
The interlayer insulating film 15 is formed. Further, after applying a photoresist, an opening is provided on the titanium silicide layer 14 by a photolithography technique as shown in FIG.
An opening 16 reaching the substrate is provided by sequentially performing etching with an HF-based etching solution and CF 4 -based gas plasma. Subsequently, an aluminum film or the like is formed by the sputtering method, and the wirings 17-1 and 17-2 are formed by the photolithography technique and etching in Cl-based gas plasma.

【0012】本実施例によれば、第1の高濃度不純物拡
散層10a上にチタンシリサイド層14が形成された
後、第2のイオン注入により再度ボロンを注入するた
め、チタンシリサイド層形成時に、このチタンシリサイ
ド層にとり込まれたボロン濃度が補足され、高い拡散層
濃度が得られる。また、第2のボロン注入を行った後に
第2のRTA処理を行うことにより、第2のボロン注入
により注入されたボロン原子の活性化が同時に行われ
る。
According to this embodiment, after the titanium silicide layer 14 is formed on the first high-concentration impurity diffusion layer 10a, boron is implanted again by the second ion implantation. Therefore, when the titanium silicide layer is formed, The boron concentration taken into this titanium silicide layer is supplemented, and a high diffusion layer concentration is obtained. Further, by performing the second RTA process after performing the second boron implantation, the boron atoms implanted by the second boron implantation are activated at the same time.

【0013】次に、本発明の第2の実施例について、説
明する。第2の実施例は、第2のボロン注入を、15k
eVおよび30keVのエネルギーにおいて、2度行う
ことを除いて第1の実施例と同一の内容を持つ。
Next, a second embodiment of the present invention will be described. The second embodiment uses a second boron implant of 15 k
It has the same contents as the first embodiment except that it is performed twice at energies of eV and 30 keV.

【0014】本実施例は、次のような工程手順から成
る。まず、図3(a)に示すように、第1の実施例と同
様の方法により、第1の不純物拡散層10aと、チタン
シリサイド層14を形成する。そして、未反応チタン層
を除去した後、第2のイオン注入として、例えばボロン
イオンを15keVのエネルギーにて1×1014cm-2
の注入を行ない第1のボロンイオン注入層20を形成
し、次に第2のイオン注入として30keVのエネルギ
ーにて5×1013cm-2の注入を、図3(b)に示すよ
うに注入角度30°にて行ない、第2のボロンイオン注
入層21を形成する。その後、800〜850℃の窒素
雰囲気中にて第2のRTA処理を行い、チタンシリサイ
ド層14の低抵抗化、並びに第2,第3のイオン注入に
より注入されたボロン原子の活性化を行い、図3(c)
に示すように、第2の高濃度不純物拡散層13および第
3の高濃度不純物拡散層22を形成する。本実施例によ
れば、第3の高濃度不純物拡散層22が、浅い濃度ピー
クと深い濃度ピークを有するため、第1の実施例に比較
して第2のRTA処理やその後の800℃を超える様な
高温の熱処理を行った際にもタングステンシリサイド層
中へボロンが取り込まれて不純物濃度の低い拡散層が形
成されるのが一層抑制される。
This embodiment comprises the following process steps. First, as shown in FIG. 3A, the first impurity diffusion layer 10a and the titanium silicide layer 14 are formed by the same method as in the first embodiment. Then, after removing the unreacted titanium layer, as the second ion implantation, for example, boron ions at an energy of 15 keV of 1 × 10 14 cm −2.
To form a first boron ion-implanted layer 20, and then, as a second ion implantation, an implantation of 5 × 10 13 cm −2 with an energy of 30 keV is performed as shown in FIG. 3 (b). The second boron ion implantation layer 21 is formed at an angle of 30 °. Then, a second RTA process is performed in a nitrogen atmosphere at 800 to 850 ° C. to reduce the resistance of the titanium silicide layer 14 and activate the boron atoms implanted by the second and third ion implantations. Figure 3 (c)
As shown in, the second high-concentration impurity diffusion layer 13 and the third high-concentration impurity diffusion layer 22 are formed. According to the present embodiment, the third high-concentration impurity diffusion layer 22 has a shallow concentration peak and a deep concentration peak. Even when such a high temperature heat treatment is performed, boron is further prevented from being taken into the tungsten silicide layer to form a diffusion layer having a low impurity concentration.

【0015】さらに、本発明の第3の実施例について説
明する。第3の実施例は、スパッタリング法により形成
されたチタン膜に、あらかじめ第2の不純物注入を行っ
た後にチタンシリサイド層を形成するという点を除い
て、第1の実施例と同一の内容を持つ。次に本実施例の
工程手順につき以下に説明する。
Further, a third embodiment of the present invention will be described. The third embodiment has the same contents as the first embodiment except that the titanium silicide layer is formed after the second impurity implantation is performed in advance on the titanium film formed by the sputtering method. . Next, the process procedure of this embodiment will be described below.

【0016】まず、従来例と同様に、図4(a)に示す
ように、第1の高濃度不純物拡散層10aを形成する。
そして、少くとも、チタンシリサイド層を設ける不純物
拡散層を含む領域に開孔11を設け、シリコン基板を露
出させる。そして、スパッタリング法により、全面に厚
さ30〜100ナノメータのチタン膜12を形成する。
その後、第2の不純物注入としてボロンを15keV,
1×1015cm-2なる条件にて注入を行う。これにより
ボロンが注入されたチタン層およびボロンイオン注入層
18aが形成される。そして、600〜700℃の窒素
雰囲気中において30秒の第1のRTA処理を行い、図
4(b)に示すように、シリコン基板上にのみチタンシ
リサイド層14aを形成する。そして、アンモニアと過
酸化水素から成るエッチング液を用いたエッチングによ
り未反応チタン膜を除去した後、800〜850℃の窒
素雰囲気中において第2のRTA処理を行い、チタンシ
リサイド層の低抵抗化ならびにボロン原子の活性化を行
ない、第2の高濃度不純物拡散層19aを形成する。
First, as in the conventional example, as shown in FIG. 4A, the first high-concentration impurity diffusion layer 10a is formed.
Then, the opening 11 is provided at least in the region including the impurity diffusion layer in which the titanium silicide layer is provided to expose the silicon substrate. Then, a titanium film 12 having a thickness of 30 to 100 nanometers is formed on the entire surface by a sputtering method.
Then, as a second impurity implantation, boron is added at 15 keV,
Implantation is performed under the condition of 1 × 10 15 cm −2 . As a result, a boron-implanted titanium layer and a boron ion-implanted layer 18a are formed. Then, a first RTA treatment is performed for 30 seconds in a nitrogen atmosphere at 600 to 700 ° C. to form a titanium silicide layer 14a only on the silicon substrate as shown in FIG. 4B. Then, after removing the unreacted titanium film by etching using an etching solution containing ammonia and hydrogen peroxide, a second RTA treatment is performed in a nitrogen atmosphere at 800 to 850 ° C. to reduce the resistance of the titanium silicide layer and The boron atoms are activated to form the second high-concentration impurity diffusion layer 19a.

【0017】本実施例によれば、スパッタリング法によ
り、形成されたチタン層にあらかじめ不純物としてボロ
ンが注入されているためチタンシリサイド層形成時、並
びにその後に行われる800℃以上の熱処理時において
も、不純物拡散層中からチタンの珪化物層中へ取り込ま
れるボロンの濃度が抑制され、低い拡散層抵抗が維持さ
れる。
According to this embodiment, since boron is previously implanted as an impurity in the titanium layer formed by the sputtering method, even during the formation of the titanium silicide layer and the subsequent heat treatment at 800 ° C. or higher, The concentration of boron taken from the impurity diffusion layer into the titanium silicide layer is suppressed, and the low diffusion layer resistance is maintained.

【0018】[0018]

【発明の効果】以上説明したように、本発明は高融点金
属膜を形成してから、シリサイド化する前または後に、
第2の不純物イオン注入を行うため、シリサイド化によ
る不純物拡散層の不純物濃度の低下が抑制または補足さ
れ、低抵抗の拡散層が得られる。従って良好なオーミッ
ク接触が得られ、トランジスタの寄生抵抗の増大が回避
される。
As described above, according to the present invention, after forming the refractory metal film, before or after silicidation,
Since the second impurity ion implantation is performed, a decrease in the impurity concentration of the impurity diffusion layer due to silicidation is suppressed or supplemented, and a low resistance diffusion layer is obtained. Therefore, a good ohmic contact is obtained and an increase in the parasitic resistance of the transistor is avoided.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例の説明のため(a),
(b)に分図して示す工程順断面図である。
FIG. 1A is a view for explaining a first embodiment of the present invention, FIG.
It is a process order sectional view divided and shown in (b).

【図2】図1(a)に対応する工程の次工程の説明のた
め(a),(b)に分図して示す工程順断面図である。
2A to 2C are sectional views in order of the processes, which are illustrated by dividing them into FIGS. 1A and 1B for explaining a process subsequent to the process corresponding to FIG.

【図3】本発明の第2の実施例の説明のため(a)〜
(c)に分図して示す工程順断面図である。
FIG. 3A is a view for explaining a second embodiment of the present invention.
It is a process order sectional view divided and shown in (c).

【図4】本発明の第3の実施例の説明のため(a),
(b)に分図して示す工程順断面図である。
FIG. 4 (a) for explaining a third embodiment of the present invention,
It is a process order sectional view divided and shown in (b).

【図5】従来例の説明のため(a),(b)に分図して
示す工程順断面図である。
5A to 5C are cross-sectional views in order of the processes, which are illustrated by dividing into (a) and (b) for explaining a conventional example.

【図6】図5に対応する工程の次工程の説明のため
(a),(b)に分図して示す工程順断面図である。
6A to 6C are cross-sectional views in order of the processes, which are illustrated by dividing them into (a) and (b) for explaining a process subsequent to the process corresponding to FIG.

【符号の説明】[Explanation of symbols]

1 N型シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ポリシリコン膜 5 タングステンシリサイド膜 6 ゲート電極 7 低濃度イオン注入層 7a 低濃度不純物拡散層 8 スペーサ 9 酸化シリコン膜 10 高濃度イオン注入層 10a 高濃度不純物拡散層 11 開孔 12 チタン膜 13 低濃度層 14,14a チタンシリサイド層 15 層間絶縁膜 16 開孔 17−1,17−2 配線 18,18a ボロンイオン注入層 19,19a 第2の高濃度不純物拡散層 20 第1のボロンイオン注入層 21 第2のボロンイオン注入層 22 第3の高濃度不純物拡散層 1 N-type silicon substrate 2 Field oxide film 3 Gate oxide film 4 Polysilicon film 5 Tungsten silicide film 6 Gate electrode 7 Low concentration ion implantation layer 7a Low concentration impurity diffusion layer 8 Spacer 9 Silicon oxide film 10 High concentration ion implantation layer 10a High Concentration impurity diffusion layer 11 Opening 12 Titanium film 13 Low-concentration layer 14,14a Titanium silicide layer 15 Interlayer insulating film 16 Opening 17-1, 17-2 Wiring 18, 18a Boron ion implantation layer 19, 19a Second high concentration Impurity diffusion layer 20 First boron ion implantation layer 21 Second boron ion implantation layer 22 Third high-concentration impurity diffusion layer

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 半導体シリコン基板の表面部の第1導電
型領域に選択的に第1の第2導電型不純物イオンを注入
し、第1の熱処理を行なって不純物拡散層を形成する第
1工程と、前記不純物拡散層に高融点金属膜を被着する
工程と、第2の熱処理を行なって高融点金属シリサイド
層を形成し前記高融点金属膜のうちシリサイド化されな
いで残っている部分を除去する第2工程と、前記第2工
程の前または後に第2の第2導電型不純物イオンを前記
不純物拡散層に注入する第3工程と、第3の熱処理を行
なう工程とを含むことを特徴とする半導体集積回路装置
の製造方法。
1. A first step of selectively implanting first second conductivity type impurity ions into a first conductivity type region of a surface portion of a semiconductor silicon substrate and performing a first heat treatment to form an impurity diffusion layer. A step of depositing a refractory metal film on the impurity diffusion layer, a second heat treatment is performed to form a refractory metal silicide layer, and a portion of the refractory metal film that is not silicified and remains is removed. The second step, a third step of implanting second impurity ions of the second conductivity type into the impurity diffusion layer before or after the second step, and a step of performing a third heat treatment. Method for manufacturing semiconductor integrated circuit device.
【請求項2】 高融点金属がチタン,コバルト,ニッケ
ル,タングステン,モリブデン,タンタルまたは白金の
少なくともいずれか一つである請求項1記載の半導体集
積回路装置の製造方法。
2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the refractory metal is at least one of titanium, cobalt, nickel, tungsten, molybdenum, tantalum and platinum.
JP32512692A 1992-12-04 1992-12-04 Manufacture of semiconductor integrated circuit device Pending JPH06177067A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32512692A JPH06177067A (en) 1992-12-04 1992-12-04 Manufacture of semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32512692A JPH06177067A (en) 1992-12-04 1992-12-04 Manufacture of semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
JPH06177067A true JPH06177067A (en) 1994-06-24

Family

ID=18173372

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32512692A Pending JPH06177067A (en) 1992-12-04 1992-12-04 Manufacture of semiconductor integrated circuit device

Country Status (1)

Country Link
JP (1) JPH06177067A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274518B1 (en) * 1995-12-04 2000-12-15 니시무로 타이죠 Semiconductor device, mos transistor, bipolar transistor, and method of manufacturing the same
KR100313510B1 (en) * 1999-04-02 2001-11-07 김영환 Fabrication method of semiconductor device
US6765272B2 (en) 2001-04-27 2004-07-20 Nec Electronics Corporation Semiconductor device
WO2022034826A1 (en) * 2020-08-13 2022-02-17 東京エレクトロン株式会社 Electrode part of semiconductor device and method for producing same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100274518B1 (en) * 1995-12-04 2000-12-15 니시무로 타이죠 Semiconductor device, mos transistor, bipolar transistor, and method of manufacturing the same
KR100313510B1 (en) * 1999-04-02 2001-11-07 김영환 Fabrication method of semiconductor device
US6765272B2 (en) 2001-04-27 2004-07-20 Nec Electronics Corporation Semiconductor device
WO2022034826A1 (en) * 2020-08-13 2022-02-17 東京エレクトロン株式会社 Electrode part of semiconductor device and method for producing same

Similar Documents

Publication Publication Date Title
JP2891092B2 (en) Method for manufacturing semiconductor device
US6017823A (en) Method of forming a MOS field effect transistor with improved gate side wall insulation films
US5739064A (en) Second implanted matrix for agglomeration control and thermal stability
JPH07202195A (en) Manufacture of mos transistor with source / drain region of shallow joining and silicide
JPH07142726A (en) Manufacture of field effect transistor
JP3313432B2 (en) Semiconductor device and manufacturing method thereof
US6245622B1 (en) Method for fabricating semiconductor integrated circuit device including step of forming self-aligned metal silicide film
JP2930042B2 (en) Method for manufacturing semiconductor device
JPH06177067A (en) Manufacture of semiconductor integrated circuit device
JP3129867B2 (en) Method for manufacturing semiconductor device
JPH1131665A (en) Manufacture of semiconductor integrated circuit
JP3185235B2 (en) Method for manufacturing semiconductor device
JPH10313117A (en) Mis transistor and manufacture thereof
JP3287621B2 (en) Method for manufacturing semiconductor device
JP3480031B2 (en) Semiconductor device having wiring connection structure
JP3640079B2 (en) Manufacturing method of CMOS transistor
JP2001203346A (en) Manufacturing method for semiconductor device
JPH0950973A (en) Formation of silicide layer
JP3893997B2 (en) Manufacturing method of semiconductor device
JPH1050636A (en) Manufacture of semiconductor device
JP3233214B2 (en) Method for manufacturing semiconductor device
JP2001160621A (en) Method for manufacturing semiconductor device
JP2616551B2 (en) Semiconductor device and manufacturing method thereof
JPH07249761A (en) Semiconductor device and its fabrication
JPH10294459A (en) Manufacture of semiconductor device

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19981027