JPH06169298A - Multiplex clock transmission method and device - Google Patents
Multiplex clock transmission method and deviceInfo
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- JPH06169298A JPH06169298A JP4319585A JP31958592A JPH06169298A JP H06169298 A JPH06169298 A JP H06169298A JP 4319585 A JP4319585 A JP 4319585A JP 31958592 A JP31958592 A JP 31958592A JP H06169298 A JPH06169298 A JP H06169298A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，一本の信号線に複数周
波数のクロックを多重化して伝送する多重クロック伝送
方法および装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiple clock transmission method and apparatus for multiplexing multiple frequency clocks on a single signal line and transmitting the multiplexed clocks.
【０００２】例えば，高速データ通信システムにおい
て，加入者伝送路の信号を多重して高速伝送する多重装
置は，フレーム同期クロック，チャネル毎にデータに同
期するクロック等複数の異なるクロックを必要とする。
そのため，高速データ通信システムの送受信装置は，伝
送路から送られてくる多重データを各チャネルのデータ
に分離するもしくは各チャネルからのデータを多重する
のに必要な多重クロックを生成して多重伝送装置（多重
分離装置）に転送するようにしている。For example, in a high-speed data communication system, a multiplexer that multiplexes signals on a subscriber transmission line and transmits at high speed requires a plurality of different clocks such as a frame synchronization clock and a clock synchronized with data for each channel.
Therefore, a transmitter / receiver of a high-speed data communication system separates the multiplexed data sent from the transmission path into data of each channel or generates a multiplex clock necessary to multiplex the data from each channel to generate the multiplex transmission device. (Demultiplexer).
【０００３】本発明は，このような多重クロックを簡単
な構成で分離することのできる多重クロック伝送方法お
よび多重クロック伝送装置を提供する。The present invention provides a multiple clock transmission method and a multiple clock transmission device which can separate such multiple clocks with a simple structure.
【０００４】[0004]
【従来の技術】図７は本発明が対象とする装置の例を示
す。図は多重伝送装置を示したものである。2. Description of the Related Art FIG. 7 shows an example of a device targeted by the present invention. The figure shows a multiplex transmission device.
【０００５】図において，１００は多重伝送装置であっ
て，配下の複数の加入者の伝送データを多重化して高速
の伝送路に出力するものである。１０１はチャネル盤１
であって，加入者からの送信データを割り当てられたタ
イムスロットに乗せて多重化盤１０５に出力し，伝送路
からの多重データを分離して加入者１に送信するもので
ある。１０１’はクロック分離手段であって，多重化盤
１０５から送られてくる多重クロックを分離するもので
ある。１０２はチャネル盤２であって，加入者２に対す
るチャネル盤であり，１０２’はクロック分離手段であ
る。１０３はチャネル盤３であって，加入者３に対する
チャネル盤であり，１０３’はクロック分離手段であ
る。１０４はチャネル盤ｎであって，加入者ｎに対する
チャネル盤であり，１０４’クロック分離手段である。In the figure, reference numeral 100 denotes a multiplex transmission device, which multiplexes transmission data of a plurality of subordinate subscribers and outputs the multiplexed data to a high-speed transmission path. 101 is the channel board 1
In addition, the transmission data from the subscriber is placed in the assigned time slot and output to the multiplexing board 105, and the multiplexed data from the transmission path is separated and transmitted to the subscriber 1. Reference numeral 101 'is a clock separating means for separating the multiplexed clocks sent from the multiplexing board 105. Reference numeral 102 is a channel board 2 which is a channel board for the subscriber 2, and 102 ′ is a clock separating means. Reference numeral 103 is a channel board 3 which is a channel board for the subscriber 3, and 103 'is a clock separating means. Reference numeral 104 denotes a channel board n, which is a channel board for the subscriber n and is 104 'clock separating means.
【０００６】１０５は多重化盤であって，伝送路からの
データを受信し，各チャネル盤に転送するとともに，各
チャネル盤からの送信データを多重化して伝送路に出力
するものである。１１０は入出力部であって，伝送路か
らのデータを各チャネルに転送するとともに，各チャネ
ルからの送信データを多重化して，高速伝送路に出力す
るものである。１２０は多重クロック伝送装置であっ
て，クロック分離手段（１０１’〜１０４’）と多重ク
ロック生成手段１２１よりなるものである。１２１は多
重クロック生成手段であって，伝送路の転送クロックｆ
0 を基に転送クロック毎に各転送クロック周波数を表す
識別パターンを付与し，多重クロックを生成するもので
ある。A multiplexing board 105 receives data from the transmission path and transfers it to each channel board, and also multiplexes transmission data from each channel board and outputs it to the transmission path. An input / output unit 110 transfers the data from the transmission path to each channel, multiplexes the transmission data from each channel, and outputs the multiplexed data to the high-speed transmission path. Reference numeral 120 denotes a multiple clock transmission device, which comprises clock separation means (101 'to 104') and multiple clock generation means 121. Reference numeral 121 denotes a multiple clock generation means, which is a transfer clock f of the transmission line.
Based on 0 , an identification pattern representing each transfer clock frequency is added to each transfer clock to generate a multiple clock.
【０００７】図８は本発明の対象とする装置例の動作説
明図である。図において， (a)は上りバスであって，加
入者側から伝送路側に対する信号の受け渡しバス上の信
号を表す。 (b)は下りバスであって，伝送路側から加入
者側に対する信号の受け渡しバス上の信号を表す。FIG. 8 is an operation explanatory diagram of an example of a device to which the present invention is applied. In the figure, (a) is an upstream bus, which represents a signal on the transfer bus from the subscriber side to the transmission path side. (b) is a downstream bus, which represents a signal on the transfer bus from the transmission line side to the subscriber side.
【０００８】(c)はチャネルタイミング１であって，チ
ャネル盤１のチャネルタイミングを与えるクロックであ
る（チャネル盤１に割り当てられたタイムスロットのタ
イミングを指定するクロック）。(d) はチャネルタイミ
ング２であって，チャネル盤１のチャネルタイミングを
与えるクロックである。 (e)はチャネルタイミング３で
あって，チャネル盤３のチャネルタイミングを与えるク
ロックである。 (f)はチャネルタイミングｎであって，
チャネル盤ｎに対するチャネルタイミングを与えるクロ
ックである。(C) is a channel timing 1 which is a clock for giving the channel timing of the channel board 1 (clock for designating the timing of the time slot assigned to the channel board 1). (d) is a channel timing 2 which is a clock for giving the channel timing of the channel board 1. (e) is the channel timing 3 and is a clock that gives the channel timing of the channel board 3. (f) is the channel timing n,
It is a clock that gives channel timing to the channel board n.
【０００９】(g)はフレームタイミング１であって，フ
レームデータの開始を指定するクロックである。 (h)は
フレームタイミング２であって，チャネル１〜チャネル
ｎの各スロットよりなる多重データの区切りを指定する
ものである。 (i)は多重クロックであって，チャネルタ
イミング１(c) ，チャネルタイミング２(d) ，チャネル
タイミング３(e) ，チャネルタイミングｎ(f) ，フレー
ムタイミング１(g) ，フレームタイミング２(h) の各ク
ロックを多重化したものである。(G) is a frame timing 1, which is a clock designating the start of frame data. (h) is a frame timing 2, which designates a delimiter of multiplexed data composed of each slot of channel 1 to channel n. (i) is a multiplex clock, which is channel timing 1 (c), channel timing 2 (d), channel timing 3 (e), channel timing n (f), frame timing 1 (g), frame timing 2 (h). ) Is a multiplex of each clock.
【００１０】図９は多重クロックの例を示す（図は４種
類の異なる周波数（ｆ1 ，ｆ2 ，ｆ 3 ，ｆ4 ）のクロッ
クを多重化した場合を示す）。図において， (a)はクロ
ック１であり，周波数ｆ1 のクロックである。 (b)はク
ロック２であり，周波数ｆ2 のクロックである。 (c)は
クロック３であり，周波数ｆ3 のクロックである。 (d)
はクロック４であり，周波数ｆ4 のクロックである。
(e) は多重クロックであり，クロック１，クロック
２，クロック３，クロック４を多重化して，一本の信号
線により転送するクロック信号を示す。FIG. 9 shows an example of multiple clocks (the figure shows four types.
Different frequencies (f1, F2, F 3, FFour)
Shows the case of multiplex). In the figure, (a) is the black
1 and frequency f1Is the clock. (b) is
Lock 2 and frequency f2Is the clock. (c) is
Clock 3 and frequency f3Is the clock. (d)
Is clock 4 and frequency fFourIs the clock.
(e) is a multiple clock, clock 1 and clock
2, clock 3 and clock 4 are multiplexed and one signal
A clock signal transferred by a line is shown.
【００１１】１２０’は周波数の識別パターンであっ
て，多重化する転送クロックの周波数より高い周波数の
クロックにより複数ビットで構成されるものである。多
重クロックは，クロック分離手段において各周波数の転
送クロック毎に分離するために，それぞれの転送クロッ
クは転送クロック周波数より高い繰り返し周波数のクロ
ックにより構成される複数の識別パターン１２０’を持
っている。Reference numeral 120 'is a frequency identification pattern, which is composed of a plurality of bits by a clock having a frequency higher than the frequency of the transfer clock to be multiplexed. The multiple clocks have a plurality of identification patterns 120 'each of which is composed of a clock having a repetition frequency higher than the transfer clock frequency in order to separate the multiple clocks by the clock separating means for each transfer clock of each frequency.
【００１２】図１０は従来の周波数の識別パターンの例
を示す。図は５ビットの高周波クロックで識別パターン
を作成する場合を示す。図において， (a)はｆ1 の識別
パターンの例であって，第１番目のビットのみ１とし，
他は０で表したものである。 (b)はｆ2 の識別パターン
であり，第１番目，第２番目のビットを１とし，他はは
０とする。 (c)はｆ3 の識別パターンであり，第１番
目，第２番目，第３番目のビットを１とし，他は０とし
たものである。 (d)はｆ4 の識別パターンであり，第１
番目，第２番目，第３番目，第４番目 のビットを１と
し，残りは０としたものである。FIG. 10 shows an example of a conventional frequency identification pattern. The figure shows a case where an identification pattern is created with a 5-bit high-frequency clock. In the figure, (a) is an example of the identification pattern of f 1 , in which only the first bit is 1,
Others are represented by 0. (b) is an identification pattern of f 2 , where the first and second bits are 1 and the others are 0. (c) is an identification pattern of f 3 , in which the first, second, and third bits are set to 1 and the others are set to 0. (d) is an identification pattern of f 4 , which is the first
The 1st, 2nd, 3rd, and 4th bits are set to 1, and the rest are set to 0.
【００１３】図１１は従来のクロック分離手段の構成を
示す。図において，１２９はクロック分離手段，１３０
はシフトレジスタであって，入力端子Ｄに入力される信
号の出力を，同期クロック（入力端子ＣＫに入力される
クロック）の１クロック毎に出力端子Ｓ０から順次Ｓ
１，Ｓ２，Ｓ３，Ｓ４にシフトして出力するものであ
る。１３１はアンド回路であって，シフトレジスタ１３
０のＳ０，Ｓ１，Ｓ２，Ｓ３の出力を否定して入力する
とともにＳ４の出力を入力し，その論理積を出力するも
のである。１３２はアンド回路であって，シフトレジス
タ１３０のＳ０，Ｓ１，Ｓ２の出力の否定を入力すると
ともにＳ３，Ｓ４の出力を入力し，その論理積を出力す
るものである。１３３はアンド回路であって，シフトレ
ジスタ１３０のＳ０，Ｓ１の出力の否定を入力するとと
もにＳ２，Ｓ３，Ｓ４の出力を入力しその論理積を出力
するものである。１３４はアンド回路であって，シフト
レジスタ１３０のＳ０の出力の否定を入力するとともに
Ｓ１，Ｓ２，Ｓ３，Ｓ４の出力を入力しその論理積を出
力するものである。FIG. 11 shows the structure of a conventional clock separating means. In the figure, 129 is a clock separating means, 130
Is a shift register, which sequentially outputs the output of the signal input to the input terminal D from the output terminal S0 to the output of the synchronous clock (clock input to the input terminal CK) every one clock.
1, S2, S3, S4 are shifted and output. 131 is an AND circuit, which is the shift register 13
The outputs of S0, S1, S2, and S3 of 0 are negated and input, the output of S4 is input, and the logical product of them is output. An AND circuit 132 inputs the negation of the outputs of S0, S1, and S2 of the shift register 130, the inputs of S3 and S4, and outputs the logical product of them. An AND circuit 133 inputs the negation of the outputs of S0 and S1 of the shift register 130 and the outputs of S2, S3 and S4, and outputs the logical product of them. An AND circuit 134 inputs the negation of the output of S0 of the shift register 130 and the outputs of S1, S2, S3 and S4 and outputs the logical product of them.
【００１４】図１２は，従来のクロック分離手段の動作
説明図である。（図１２の説明において，図１１を参照
する）。図において， (a)はシフトレジスタ１３０の出
力端子Ｓ０の出力である。 (b)はシフトレジスタ１３０
の出力端子Ｓ１の出力である。 (c)はシフトレジスタ１
３０の出力端子Ｓ２の出力である。 (d)はシフトレジス
タ１３０の出力端子Ｓ３の出力である。 (e)はシフトレ
ジスタ１３０の出力端子Ｓ４の出力である。 (f)はアン
ド回路１３１から出力される周波数ｆ1 のクロックであ
る。 (g)は アンド回路１３２から出力される周波数ｆ
2 のクロックである。 (h)はアンド回路１３３から出力
される周波数ｆ3 のクロックである。 (i)はアンド回路
１３４から出力される周波数ｆ4 のクロックである。FIG. 12 is a diagram for explaining the operation of the conventional clock separation means. (In the description of FIG. 12, refer to FIG. 11). In the figure, (a) is the output of the output terminal S0 of the shift register 130. (b) is the shift register 130
Is the output of the output terminal S1. (c) is shift register 1
This is the output of the output terminal S2 of 30. (d) is the output of the output terminal S3 of the shift register 130. (e) is the output of the output terminal S4 of the shift register 130. (f) is a clock of frequency f 1 output from the AND circuit 131. (g) is the frequency f output from the AND circuit 132
2 clocks. (h) is a clock of frequency f 3 output from the AND circuit 133. (i) is a clock of frequency f 4 output from the AND circuit 134.
【００１５】１４０はｆ1 の識別パターンである。１４
１はｆ2 の識別パターンである。１４２はｆ3 の識別パ
ターンである。１４３はｆ4 の識別パターンである。１
４４は同期クロックである。Reference numeral 140 is an identification pattern of f 1 . 14
1 is an identification pattern of f 2 . Reference numeral 142 is an identification pattern of f 3 . Reference numeral 143 is an identification pattern of f 4 . 1
Reference numeral 44 is a synchronous clock.
【００１６】図１２を参照して，図１１の構成の動作を
説明する。周波数ｆ1 のクロックを多重クロックから分
離する場合を説明する。シフトレジスタ１３０の入力端
子Ｄに周波数ｆ1 の識別パターン１４０のクロックが同
期クロック１４４に同期して，１クロックずつ入力され
る。The operation of the configuration of FIG. 11 will be described with reference to FIG. A case where the clock of frequency f 1 is separated from the multiplexed clock will be described. The clock of the identification pattern 140 having the frequency f 1 is input to the input terminal D of the shift register 130 one clock at a time in synchronization with the synchronization clock 144.
【００１７】第１番目の同期クロックで，ｆ1 の識別パ
ターンの第１ビット「１」がシフトレジスタ１３０に取
り込まれ，Ｓ０に出力される。この時，Ｓ１，Ｓ２，Ｓ
３，Ｓ４の出力は「０」であるので，Ｓ０，Ｓ１，Ｓ
２、Ｓ３の出力の否定とＳ４の出力の論理積を演算する
アンド回路ｆ1 の出力は「０」である。同様に，アンド
回路１３２の出力，アンド回路１３３の出力，アンド回
路１３４の出力も０である。At the first synchronization clock, the first bit "1" of the identification pattern of f 1 is taken into the shift register 130 and output to S0. At this time, S1, S2, S
Since the outputs of 3 and S4 are "0", S0, S1 and S4
2, the output of the AND circuit f 1 which calculates the logical product of the output of S3 and the output of S4 is "0". Similarly, the output of the AND circuit 132, the output of the AND circuit 133, and the output of the AND circuit 134 are also 0.
【００１８】次に第２番目の同期クロックにより，ｆ1
の識別パターン１４０の第２ビットがシフトレジスタ１
３０に取り込まれ，Ｓ０に出力される。そして，Ｓ１に
はそれまでＳ０に出力されていた「１」がシフトされて
出力される。Ｓ２にはそれまでのＳ１の出力「０」がシ
フトされて出力される。Ｓ３にはそれまでＳ２に出力さ
れていた「０」が出力される。Ｓ４にはそれまでＳ３に
出力されていた「０」がシフトされて出力される。各出
力は各アンド回路１３１，１３２，１３３，１３４に入
力され，論理積が演算されて「０」が出力される。同様
に，第３番目の同期クロックでｆ1 の識別パターンの第
３ビットがシフトレジスタ１３０に取り込まれ，Ｓ０に
出力される。そして，それまでＳ０，Ｓ１，Ｓ２，Ｓ３
に出力されていた信号はシフトされて，Ｓ１，Ｓ２，Ｓ
３，Ｓ４に出力される。それぞれの出力は各アンド回
路，１３１，１３２，１３３，１３４に入力され，論理
積がとられて「０」が出力される。続く第４番目の同期
クロックで，ｆ1 の識別パターンの第４ビットが入力さ
れ，Ｓ０に出力される。そして，それまでＳ０，Ｓ１，
Ｓ２，Ｓ３に出力されていた信号は１ビットずつシフト
されてそれぞれＳ１，Ｓ２，Ｓ３，Ｓ４に出力される。
そして，各出力Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は各アン
ド回路１３１，１３２，１３３，１３４に入力され，論
理積がとられて「０」が出力される。第５番目の同期ク
ロックので，ｆ1 の識別パターン１４０の第５ビットが
入力され，Ｓ０に出力される。それまで，Ｓ０，Ｓ１，
Ｓ２，Ｓ３，Ｓ４に出力されていた信号は１ビットずつ
シフトされて出力される。そして，各出力はアンド回路
１３１に入力され，論理積がとられ，周波数ｆ1 のクロ
ックとなる「１」が出力されて，周波数ｆ1 のクロック
が出力される。Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の各出力
は他のアンド回路１３２，１３３，１３４にも入力され
るが「０」が出力される。Next, by the second synchronous clock, f 1
The second bit of the identification pattern 140 of the shift register 1
It is taken in by 30 and output to S0. Then, "1" that has been output to S0 until then is shifted and output to S1. The output "0" of S1 up to then is shifted and output to S2. The value "0" that has been output to S2 until then is output to S3. The "0" output to S3 up to that time is shifted and output to S4. Each output is input to each AND circuit 131, 132, 133, 134, the logical product is calculated, and "0" is output. Similarly, at the third synchronization clock, the third bit of the identification pattern of f 1 is taken into the shift register 130 and output to S0. Until then, S0, S1, S2, S3
The signal output to S1, S2, S is shifted.
3 and S4 are output. The respective outputs are inputted to the respective AND circuits, 131, 132, 133, and 134, the logical product is taken and "0" is outputted. At the subsequent fourth synchronous clock, the fourth bit of the identification pattern of f 1 is input and output to S0. Until then, S0, S1,
The signals output to S2 and S3 are shifted bit by bit and output to S1, S2, S3 and S4, respectively.
Then, the respective outputs S0, S1, S2, S3, S4 are inputted to the respective AND circuits 131, 132, 133, 134, logical products are taken and "0" is outputted. Since it is the fifth synchronization clock, the fifth bit of the identification pattern 140 of f 1 is input and output to S0. Until then, S0, S1,
The signals output to S2, S3, and S4 are shifted bit by bit and output. Each output is input to AND circuit 131, a logical product is taken, the frequencies f 1 Clock "1" is output, the clock of frequency f 1 is outputted. The outputs of S0, S1, S2, S3 and S4 are also input to the other AND circuits 132, 133 and 134, but "0" is output.
【００１９】以上のように，ｆ1 の位相シフトしない識
別パターン１４１と位相シフトした識別パターンの各ビ
ットの論理積により周波数ｆ1 のクロックが出力され
る。同様に，周波数ｆ2 クロックの位相シフトしない識
別パターン１４１と位相シフトした識別パターンの各ビ
ットの論理積がアンド回路１３２で演算されて周波数ｆ
2 のクロックが出力される。また，周波数ｆ3 の識別パ
ターンの位相シフトしない識別パターン１４２と位相シ
フトした識別パターンの各ビットの論理積がアンド回路
１３３で演算されて周波数ｆ3 のクロックから出力され
る。周波数ｆ 4 のクロックの位相シフトしない識別パタ
ーン１４３と位相シフトした識別パターンの各ビットの
論理積がアンド回路１３４で演算されて周波数ｆ4 のク
ロックが出力される。As described above, f1Knowledge that does not phase shift
Each pattern of the identification pattern that is phase-shifted with another pattern 141
Frequency f1The clock of
It Similarly, frequency f2Sense that clock phase is not shifted
Each pattern of the identification pattern that is phase-shifted with another pattern 141
And the logical product of
2The clock of is output. Also, the frequency f3Identification
The identification pattern 142 that does not phase-shift the turn and the phase shift
AND circuit of logical product of each bit of the identification pattern
Frequency f calculated by 1333Output from the clock
It Frequency f FourIdentification pattern that does not phase shift the clock
143 and each bit of the identification pattern that is phase-shifted
The logical product is calculated by the AND circuit 134 to obtain the frequency f.FourKu
The lock is output.
【００２０】[0020]
【発明が解決しようとする課題】従来の多重クロックの
分離は，シフトレジスタの各出力ビットを各識別パター
ンの各ビットの信号をアンド回路に入力して論理積を取
ることにより，各周波数のクロックを分離していた。そ
のため，アンド回路の規模が大きくなり，クロック分離
手段の回路規模が大きいものであった。そのため，クロ
ック分離手段を搭載するチャネル盤等の規模も大きくな
り，チャネル数が増大した場合には多重伝送装置の規模
も大きくなり装置負担が大きかった。In the conventional separation of multiple clocks, the clock of each frequency is obtained by inputting each output bit of the shift register to the AND circuit of the signal of each bit of each identification pattern and taking the logical product. Had been separated. Therefore, the scale of the AND circuit is large, and the circuit scale of the clock separating means is large. Therefore, the scale of a channel board or the like equipped with the clock separation means also becomes large, and when the number of channels increases, the scale of the multiplex transmission equipment also becomes large and the equipment load becomes large.
【００２１】本発明は，回路規模の小さい多重クロック
分離方法および多重クロック伝送装置を提供することを
目的とする。It is an object of the present invention to provide a multiplex clock separation method and multiplex clock transmission device having a small circuit scale.
【００２２】[0022]
【課題を解決するための手段】本発明は，転送クロック
の周波数の識別パターンを複数ビットのうち２ビットの
みを他のビットと異なる値で構成し，その２ビットの位
相間隔の相違で周波数を識別するようにした。そして，
シフトしない識別パターン（基本パターン）とシフトし
た識別パターンの２ビットの論理積のみで識別パターン
の表す周波数のクロックを出力するようにした。According to the present invention, only two bits of a plurality of bits of the identification pattern of the frequency of the transfer clock are configured to have different values from the other bits, and the frequency is determined by the difference in the phase interval of the two bits. I tried to identify it. And
A clock having a frequency represented by the identification pattern is output only by a 2-bit logical product of the identification pattern (basic pattern) that is not shifted and the identification pattern that is shifted.
【００２３】図１は，本発明の基本構成を示す。図は，
識別パターンを３ビットで構成し，周波数ｆ1 と周波数
ｆ2 のクロックを多重する場合を例として示したもので
ある。FIG. 1 shows the basic configuration of the present invention. The figure is
The case where the identification pattern is composed of 3 bits and the clocks of the frequency f 1 and the frequency f 2 are multiplexed is shown as an example.
【００２４】図において，１は多重クロック伝送装置で
あって，多重クロックを生成する多重クロック生成手段
２と多重クロックから各周波数の転送クロックを分離す
るクロック分離手段３とにより構成されるものである。In the figure, reference numeral 1 is a multiple clock transmission device, which comprises multiple clock generation means 2 for generating multiple clocks and clock separation means 3 for separating the transfer clock of each frequency from the multiple clocks. .
【００２５】多重クロック生成手段２において，１０は
周波数の識別パターン発生部であって，転送クロックの
周波数を表す識別パターンを発生するものである。１
０’は多重クロック生成部であって，各クロック周波数
の転送クロックにより多重クロックを生成するものであ
る。In the multiplex clock generation means 2, reference numeral 10 is a frequency identification pattern generating section for generating an identification pattern representing the frequency of the transfer clock. 1
Reference numeral 0'denotes a multiple clock generation unit, which generates a multiple clock with a transfer clock of each clock frequency.
【００２６】クロック分離手段３において，１１は多重
クロック入力部であって，多重クロックを入力するもの
である。１２は識別パターンシフト手段であって，多重
クロックの各クロックの識別パターンを同期クロックに
同期して１ビットずつ入力し，入力されたビットを出力
するとともに，それまで出力されていたビットを次の出
力端子（Ｓ０からＳ１，Ｓ１からＳ２）にシフトして出
力するものである。１３はクロック出力部であって，識
別した周波数のクロックを出力するものである。１４は
論理積手段であって，識別パターンシフト手段２から出
力される基本パターン（シフトしない識別パターン）と
シフトした識別パターン（Ｓ０より１ビットシフトした
ビット）の２ビットの論理積を取り，周波数ｆ1 のクロ
ックを出力するものである。１５は論理積手段であっ
て，識別パターンシフト手段１２から出力される基本パ
ターンとシフトした識別パターン（Ｓ０より２ビットシ
フトしたビット）の２ビットの論理積を取り，周波数ｆ
2 のクロックを出力するものである。１６は同期クロッ
クであって，識別パターンシフト手段１２に入力する識
別パターンおよび入力された識別パターンをシフトして
出力するための同期をとるものである。In the clock separating means 3, 11 is a multiplex clock input section for inputting multiplex clocks. Reference numeral 12 is an identification pattern shift means, which inputs the identification pattern of each clock of the multiplex clock in synchronization with the synchronous clock, outputs one bit at a time, and outputs the bit that has been output up to the next bit. It shifts to the output terminals (S0 to S1, S1 to S2) and outputs. A clock output unit 13 outputs a clock of the identified frequency. Reference numeral 14 denotes a logical product means, which takes a 2-bit logical product of the basic pattern (identification pattern that does not shift) output from the identification pattern shift means 2 and the shifted identification pattern (bit shifted by 1 bit from S0) to obtain the frequency. It outputs the clock of f 1 . Reference numeral 15 is a logical product means, which takes a 2-bit logical product of the basic pattern output from the identification pattern shift means 12 and the shifted identification pattern (bits shifted by 2 bits from S0) to obtain the frequency f.
It outputs two clocks. Reference numeral 16 denotes a synchronization clock, which synchronizes the identification pattern input to the identification pattern shift means 12 and the input identification pattern by shifting and outputting the identification pattern.
【００２７】１７は多重クロック，１８は多重クロック
の転送クロックである。２０は周波数ｆ1 の識別パター
ンであって，３ビットで識別パターンを表した場合の，
第１ビット，第２ビットを「１」として他のビットは
「０」としたものである。２１は周波数ｆ2 の識別パタ
ーンであって，第１ビット，第３ビットを「１」とし，
他は「０」とした場合である。１８は多重クロックの転
送クロックである。Reference numeral 17 is a multiple clock, and 18 is a multiple clock transfer clock. Reference numeral 20 is an identification pattern of the frequency f 1 , and when the identification pattern is represented by 3 bits,
The first bit and the second bit are "1" and the other bits are "0". 21 is an identification pattern of the frequency f 2 , in which the first bit and the third bit are set to “1”,
The other case is "0". Reference numeral 18 is a transfer clock of a multiple clock.
【００２８】なお，上記において，識別パターン２０，
２１は例として，示したもので，これに限られるもので
はなく，識別パターンシフト手段１２のシフト出力端子
数を増やすことにより，４ビット以上の複数ビットによ
り構成しても良い。In the above, the identification pattern 20,
Reference numeral 21 is shown as an example, and the present invention is not limited to this, and may be constituted by a plurality of bits of 4 bits or more by increasing the number of shift output terminals of the identification pattern shift means 12.
【００２９】[0029]
【作用】図２は本発明の基本構成の動作説明図である。
図において，２０は周波数ｆ1 の識別パターン，２１は
周波数ｆ2 の識別パターンである。FIG. 2 is a diagram for explaining the operation of the basic structure of the present invention.
In the figure, 20 is an identification pattern of frequency f 1 and 21 is an identification pattern of frequency f 2 .
【００３０】(a)は基本パターンであって，シフトして
いない識別パターンを表す。 (b)は基本パターンを１ビ
ットシフトした識別パターンを表す。 (c)は基本パター
ンを２ビットシフトした識別パターンを表す。 (d)は基
本パターン (a)と基本パターンを１ビットシフトしたパ
ターンの論理積により出力される周波数ｆ1 のクロック
をあらわす。 (e)は基本パターン (a)と基本パターン
(a) を２ビットシフトした識別パターンの論理積により
出力される周波数ｆ2 のクロックをあらわす。(A) is a basic pattern, which represents an unshifted identification pattern. (b) represents an identification pattern obtained by shifting the basic pattern by 1 bit. (c) represents an identification pattern obtained by shifting the basic pattern by 2 bits. (d) represents a clock of frequency f 1 output by the logical product of the basic pattern (a) and a pattern obtained by shifting the basic pattern by 1 bit. (e) is the basic pattern (a) and the basic pattern
It represents a clock of frequency f 2 output by the logical product of the identification patterns obtained by shifting (a) by 2 bits.
【００３１】図２を参照し，図１の基本構成の動作を説
明する。多重クロック生成手段２において，周波数の識
別パターン発生部１０は周波数ｆ1 の転送クロックに対
しては，転送クロック１８のクロック周波数より高い周
波数のクロックにより識別パターン２０を発生し，周波
数ｆ2 の転送クロックに対しては識別パターン２１を発
生する。そして，多重クロック生成部１０’は識別パタ
ーンを持つ各転送クロックにより多重クロックを生成す
る。The operation of the basic configuration of FIG. 1 will be described with reference to FIG. In the multiplex clock generation means 2, the frequency identification pattern generator 10 generates an identification pattern 20 with a clock having a frequency higher than the clock frequency of the transfer clock 18 for the transfer clock of frequency f 1 and transfers the frequency f 2 . An identification pattern 21 is generated for the clock. Then, the multiplex clock generator 10 'generates multiplex clocks from each transfer clock having an identification pattern.
【００３２】(1) ｆ1 の周波数のクロックを出力する
場合。 多重クロック入力部１１に周波数ｆ1 の転送クロックが
入力される。同期クロックに同期して周波数ｆ1 の識別
パターン２０の第１ビット「１」が識別パターンシフト
手段１２に入力され，Ｓ０より出力される。出力Ｓ１，
Ｓ２は「０」であるので，その２ビットの論理積を演算
する論理積手段１４の出力は「０」である。同様に，論
理積手段１５はＳ０の出力とＳ２の出力の論理積を演算
し，「０」を出力する。次に，同期クロックに同期して
識別パターンシフト手段１２は，識別パターン２０の第
２ビットを入力し，Ｓ０より出力する。そして，それま
でＳ０より出力されていた識別パターン２０の第１ビッ
トはシフトされて，Ｓ１より出力される。論理積手段１
４はＳ０とＳ１を入力し，論理積を演算して周波数ｆ1
を表す「１」を出力する。このときＳ２の出力は０であ
るので，論理積手段１５の出力は「０」である。(1) When outputting a clock having a frequency of f 1 . The transfer clock of frequency f 1 is input to the multiplex clock input unit 11. The first bit "1" of the identification pattern 20 having the frequency f 1 is input to the identification pattern shift means 12 in synchronization with the synchronous clock and output from S0. Output S1,
Since S2 is "0", the output of the logical product means 14 for calculating the logical product of the two bits is "0". Similarly, the logical product means 15 calculates the logical product of the output of S0 and the output of S2, and outputs "0". Next, the identification pattern shift means 12 receives the second bit of the identification pattern 20 in synchronization with the synchronization clock and outputs it from S0. Then, the first bit of the identification pattern 20 that has been output from S0 until then is shifted and output from S1. Logical product 1
4 inputs S0 and S1, calculates the logical product, and frequency f 1
“1” representing “” is output. At this time, since the output of S2 is 0, the output of the logical product means 15 is "0".
【００３３】(2) 周波数ｆ2 のクロックを出力する場
合。 多重クロック入力部１１に，周波数ｆ2 の転送クロック
が入力される。識別パターンシフト手段１２は同期クロ
ックに同期して，周波数ｆ2 の識別パターン２１の第１
ビット「１」を取り込み，Ｓ０より出力する。この時，
Ｓ１，Ｓ２の出力は「０」であるので，論理積手段１４
および論理積手段１５の出力はいずれも「０」である。
次に，同期クロックに同期して識別パターン２１の第２
ビット「０」が識別パターンシフト手段１２に入力さ
れ，Ｓ０より出力される。その時，Ｓ０に出力されてい
た信号は１ビットシフトされてＳ１より出力される。識
別パターンシフト手段１２のＳ０，Ｓ１の出力は論理積
手段１４に入力され，論理積が演算されて「０」を出力
する。Ｓ２の出力は「０」であるので論理積手段１５の
出力も「０」である。さらに，同期信号に同期して，識
別パターンシフト手段１２に識別パターン２１の第３ビ
ット「１」が入力され，Ｓ０より出力される。それま
で，Ｓ０に出力されていた「０」は１ビットシフトされ
てＳ１より出力される。また，それまでＳ１より出力さ
れていた「１」は１ビットシフトされてＳ２より出力さ
れる。その結果，Ｓ１とＳ２を入力する論理積手段１５
は周波数ｆ2 のクロックを表す「１」を出力する。Ｓ０
とＳ１の論理積を演算する論理積手段１４は「０」を出
力する。(2) When outputting a clock of frequency f 2 . A transfer clock of frequency f 2 is input to the multiplex clock input unit 11. The identification pattern shift means 12 synchronizes with the synchronization clock to generate the first identification pattern 21 of the frequency f 2 .
Take in bit "1" and output from S0. At this time,
Since the outputs of S1 and S2 are "0", the logical product means 14
And the outputs of the AND means 15 are both "0".
Next, the second identification pattern 21 is synchronized with the synchronization clock.
Bit "0" is input to the identification pattern shift means 12 and output from S0. At that time, the signal output to S0 is shifted by 1 bit and output from S1. The outputs of S0 and S1 of the identification pattern shift means 12 are input to the logical product means 14, the logical product is calculated, and "0" is output. Since the output of S2 is "0", the output of the AND gate 15 is also "0". Further, in synchronization with the synchronization signal, the third bit "1" of the identification pattern 21 is input to the identification pattern shift means 12 and output from S0. The "0" output to S0 until then is shifted by 1 bit and output from S1. The "1" output from S1 until then is shifted by 1 bit and output from S2. As a result, the logical product means 15 for inputting S1 and S2
Outputs "1" representing a clock of frequency f 2 . S0
The logical product means 14 for calculating the logical product of S1 and S1 outputs "0".
【００３４】本発明によれば，論理積手段１４，１５の
２ビットの入力のみで転送クロックの周波数を識別で
き，多重クロック伝送装置の規模を小さくすることがで
きる。According to the present invention, the frequency of the transfer clock can be identified only by the 2-bit input of the logical product means 14 and 15, and the scale of the multiple clock transmission device can be reduced.
【００３５】[0035]
【実施例】図３は本発明の実施例を示す。図において，
２２は多重クロック伝送装置，２３はクロック分離手
段，２４は多重クロック生成手段，２５−１は周波数ｆ
1 の識別パターン発生部であって，周波数ｆ1 の転送ク
ロックであることを表す識別パターンを発生するもので
ある。２５−２は周波数ｆ2 の識別パターン発生部であ
って，周波数ｆ2 の転送クロックであることを表す識別
パターンを発生するものである。２５−３は周波数ｆ 1
の識別パターンであって，周波数ｆ3 の転送クロックで
あることを表す識別パターンを発生するものである。２
５−４は周波数ｆ4 の識別パターン発生部であって，周
波数ｆ4 のクロックであることを表す識別パターンを発
生するものである。２６は基本クロック発生部であっ
て，各周波数の転送クロックを生成して出力するもので
ある。２７は多重クロック生成部であって，基本クロッ
ク発生部で出力されるクロックに対応する周波数パター
ンを選択し，多重クロックを生成するものである。FIG. 3 shows an embodiment of the present invention. In the figure,
22 is a multiple clock transmission device, and 23 is a clock separation device.
Stage, 24 is a multiple clock generation means, 25-1 is a frequency f
1Of the identification pattern generator of frequency f1Transfer
Generates an identification pattern that represents a lock
is there. 25-2 is frequency f2The identification pattern generator
Frequency f2Identification of the transfer clock
A pattern is generated. 25-3 is frequency f 1
Of the frequency f3With the transfer clock of
An identification pattern that indicates that there is something is generated. Two
5-4 is frequency fFourOf the identification pattern generator of
Wave number fFourGenerates an identification pattern that indicates that the
It is a living thing. 26 is a basic clock generator
To generate and output the transfer clock of each frequency.
is there. 27 is a multiple clock generator, which is a basic clock.
Frequency pattern corresponding to the clock output from the clock generator
This is to generate a multiplex clock by selecting a clock.
【００３６】図４は周波数の識別パターンの実施例を示
す。図は５ビットで識別パターンを構成する場合を示
す。図において， (a)は周波数ｆ1 のクロックの識別パ
ターンであって，第１ビットおよび第２ビットを「１」
としたものである。 (b)は周波数ｆ2 のクロックの識別
パターンであって，第１ビットおよび第３ビットを
「１」としたものである。 (c)は周波数ｆ3 のクロック
の識別パターンであって，第１ビットおよび第４ビット
を「１」をしたものである。 (d)は周波数ｆ4 のクロッ
クの識別パターンであって，第１ビットおよび第５ビッ
トを「１」としたものである。FIG. 4 shows an example of a frequency identification pattern. The figure shows a case in which an identification pattern is composed of 5 bits. In the figure, (a) is an identification pattern of a clock of frequency f 1 , in which the first bit and the second bit are “1”.
It is what (b) is an identification pattern of a frequency f 2 clock, the first bit and the third bit is obtained by "1". (c) is an identification pattern of a clock frequency f 3, the first bit and the fourth bit is obtained by "1". (d) shows a discrimination pattern of a frequency f 4 clocks, the first bit and the fifth bit is obtained by "1".
【００３７】図５は本発明のクロック分離手段の実施例
を示す。図において，２９は多重クロック伝送装置，３
０はクロック分離手段，３１は多重クロック入力部，３
２は識別パターンシフト手段である。３３はシフトレジ
スタであって，入力端子Ｄに入力される識別パターンを
同期クロック入力部ＣＫに入力される同期クロックに同
期して１ビットずつ入力するものである。シフトレジス
タ３３において，Ｓ０は入力端子Ｄに入力される識別パ
ターンのビットをシフトしないで出力されたものであ
る。Ｓ１は同期クロックに同期してＳ０に出力された信
号をシフトされて出力されたものである。Ｓ２は同期ク
ロックに同期してＳ１に出力された信号をシフトして出
力されたものである。Ｓ３は同期クロックに同期してＳ
２に出力された信号を同期クロックに同期してシフトし
て出力するものである。Ｓ４はＳ３に出力された信号を
１ビットシフトして出力されたものである。３４はクロ
ック出力部であって，多重クロックを分離したクロック
を出力するものである。３５はアンド回路であって，周
波数ｆ1 のクロックを出力するものである。３６はアン
ド回路であって，周波数ｆ2 のクロックを出力するもの
である。３７はアンド回路であって，周波数ｆ3 のクロ
ックを出力するものである。３８はアンド回路であっ
て，周波数ｆ4 のクロックを出力するものである。FIG. 5 shows an embodiment of the clock separating means of the present invention. In the figure, 29 is a multiple clock transmission device, 3
0 is a clock separating means, 31 is a multiple clock input section, 3
2 is an identification pattern shift means. Reference numeral 33 is a shift register, which inputs the identification pattern input to the input terminal D bit by bit in synchronization with the synchronous clock input to the synchronous clock input section CK. In the shift register 33, S0 is output without shifting the bits of the identification pattern input to the input terminal D. S1 is a signal output by shifting the signal output to S0 in synchronization with the synchronous clock. S2 is a signal output by shifting the signal output to S1 in synchronization with the synchronous clock. S3 is S in synchronization with the synchronous clock
The signal output to 2 is shifted and output in synchronization with the synchronous clock. In S4, the signal output in S3 is shifted by 1 bit and output. Reference numeral 34 denotes a clock output unit, which outputs a clock obtained by separating the multiplexed clock. An AND circuit 35 outputs a clock of frequency f 1 . An AND circuit 36 outputs a clock of frequency f 2 . An AND circuit 37 outputs a clock of frequency f 3 . An AND circuit 38 outputs a clock of frequency f 4 .
【００３８】図６はクロック分離手段の動作説明図であ
る。(a)は周波数ｆ1 の識別パターンの基本パターンＳ
０（位相シフトなし）を示す。 (b)は基本パターンより
１ビットシフトした周波数ｆ1 の識別パターンＳ１を示
す。 (c)は周波数ｆ1 のクロックを示す。FIG. 6 is a diagram for explaining the operation of the clock separating means. (a) is a basic pattern S of the identification pattern of the frequency f 1.
Indicates 0 (no phase shift). (b) shows the identification pattern S1 of the frequency f 1 which is shifted by 1 bit from the basic pattern. (c) shows a clock of frequency f 1 .
【００３９】(d)は周波数ｆ2 の識別パターンの基本パ
ターン（位相シフトなし）を示す。(e)は基本パターン
より２ビットシフトした周波数ｆ2 の識別パターンを示
す。(f)は周波数ｆ2 のクロックを示す。(D) shows a basic pattern (no phase shift) of the identification pattern of the frequency f 2 . (e) shows an identification pattern of frequency f 2 which is shifted by 2 bits from the basic pattern. (f) shows a clock of frequency f 2 .
【００４０】(g)は周波数ｆ3 の識別パターンの基本パ
ターン（位相シフトなし）を示す。(h)は基本パターン
より３ビットシフトした周波数ｆ3 の識別パターンを示
す。(i)は周波数ｆ3 のクロックを示す。(G) shows a basic pattern (without phase shift) of the identification pattern of the frequency f 3 . (h) shows an identification pattern of the frequency f 3 which is shifted by 3 bits from the basic pattern. (i) shows a clock of frequency f 3 .
【００４１】(j)は周波数ｆ4 の識別パターンの基本パ
ターン（位相シフトなし）を示す。(k)は基本パターン
より４ビットシフトした周波数ｆ4 の識別パターンを示
す。(l)は周波数ｆ4 のクロックを示す。(J) shows a basic pattern (no phase shift) of the identification pattern of the frequency f 4 . (k) shows an identification pattern of frequency f 4 which is shifted by 4 bits from the basic pattern. (l) shows a clock of frequency f 4 .
【００４２】図６を参照して図５のクロック分離手段の
動作を説明する。 (1) 周波数ｆ1 のクロックを取り出す場合。 周波数ｆ1 の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ1 の基
本パターン (a)がシフトレジスタ３３の出力Ｓ０より出
力される。その時，Ｓ０に出力されていた信号は同期ク
ロックに同期してＳ１にシフトされる。同様にＳ１の出
力はＳ２，Ｓ２の出力はＳ３，Ｓ３の出力はＳ４にシフ
トされて出力される。そして，Ｓ０の出力の基本パター
ン (a)と基本パターンを１ビットシフトしたＳ１の出力
(b)はアンド回路３５に入力され，論理積をとられ，ｆ
1 の識別パターンを入力してから２番目の同期クロック
のタイミングで周波数ｆ1 のクロックを表す「１」が出
力される。The operation of the clock separation means of FIG. 5 will be described with reference to FIG. (1) When taking out the clock of frequency f 1 . The identification pattern of the frequency f 1 is input to the multiplex clock input unit 31. The basic pattern (a) having the frequency f 1 is output from the output S0 of the shift register 33 in synchronization with the synchronous clock. At that time, the signal output to S0 is shifted to S1 in synchronization with the synchronous clock. Similarly, the output of S1 is shifted to S2, the output of S2 is shifted to S3, and the output of S3 is shifted to S4 for output. Then, the basic pattern (a) of the output of S0 and the output of S1 obtained by shifting the basic pattern by 1 bit
(b) is input to the AND circuit 35, ANDed, and f
It represents the clock frequency f 1 Enter the first identification pattern in the second synchronization clock timing "1" is output.
【００４３】基本パターン (a)は他のアンド回路３６，
３７，３８にも入力されるが，各同期クロックのタイミ
ングで他方の論理入力は「０」であるので，周波数ｆ1
のクロックは出力しない。The basic pattern (a) is another AND circuit 36,
It is also input to 37 and 38, but since the other logic input is "0" at the timing of each synchronous clock, the frequency f 1
Does not output the clock.
【００４４】(2) 周波数ｆ2 のクロックを取り出す場
合。 周波数ｆ2 の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ2 の基
本パターン (d)がシフトレジスタ３３の出力Ｓ０より出
力される。Ｓ０の出力は同期クロックに同期してＳ１に
シフトされる。同時にＳ１の出力はＳ２，Ｓ２の出力は
Ｓ３，Ｓ３の出力はＳ４にシフトされて出力される。そ
して，Ｓ０の出力の基本パターン (d)と基本パターンを
２ビットシフトしたＳ２の出力 (e)はアンド回路３６に
入力され，論理積が演算される。アンド回路３６はｆ2
の識別パターンを入力してから３番目の同期クロックの
タイミングで周波数ｆ2 のクロックを表す「１」を出力
する。他のアンド回路３５，３７，３８には基本パター
ン(d) とそれぞれにシフトされた識別パターンが入力さ
れ「０」を出力する。そのため，同期クロックの各タイ
ミングで周波数ｆ2のクロックは出力されない。(2) When a clock of frequency f 2 is taken out. The identification pattern of the frequency f 2 is input to the multiplex clock input unit 31. The basic pattern (d) of frequency f 2 is output from the output S0 of the shift register 33 in synchronization with the synchronous clock. The output of S0 is shifted to S1 in synchronization with the synchronous clock. At the same time, the output of S1 is shifted to S2, the output of S2 is shifted to S3, and the output of S3 is shifted to S4. Then, the basic pattern (d) of the output of S0 and the output (e) of S2 obtained by shifting the basic pattern by 2 bits are input to the AND circuit 36, and the logical product is calculated. AND circuit 36 is f 2
After the identification pattern is input, "1" representing the clock of frequency f 2 is output at the timing of the third synchronous clock. The basic pattern (d) and the shifted identification pattern are input to the other AND circuits 35, 37, 38, and "0" is output. Therefore, the clock of frequency f 2 is not output at each timing of the synchronous clock.
【００４５】(3) 周波数ｆ3 のクロックを取り出す場
合。 周波数ｆ3 の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ3 の基
本パターン (g)がシフトレジスタ３３の出力Ｓ０より出
力される。その時，Ｓ０に出力されていた信号はＳ１，
Ｓ２の出力はＳ３，Ｓ３の出力はＳ４にシフトして出力
される。そして，Ｓ０の出力の基本パターン (g)と基本
パターンを３ビットシフトしたＳ３の出力 (h)はアンド
回路３７に入力さる。アンド回路３７は論理積を演算
し，ｆ3 の識別パターンを入力してから第４番目のクロ
ックのタイミングで周波数ｆ3 のクロックを表す「１」
を出力する。他のアンド回路３５，３６，３８は基本パ
ターン（ｇ）とそれぞれにシフトされた識別パターンを
入力し，同期クロックの各タイミングで「０」を出力す
る。そのため，周波数ｆ3 のクロックは出力しない。(3) When a clock of frequency f 3 is taken out. The identification pattern of the frequency f 3 is input to the multiplex clock input unit 31. The basic pattern (g) of the frequency f 3 is output from the output S0 of the shift register 33 in synchronization with the synchronous clock. At that time, the signal output to S0 is S1,
The output of S2 is shifted to S3 and the output of S3 is shifted to S4 for output. Then, the basic pattern (g) of the output of S0 and the output (h) of S3 obtained by shifting the basic pattern by 3 bits are input to the AND circuit 37. AND circuit 37 calculates a logical product, representing the clock of the frequency f 3 in the fourth clock timing Enter the identification pattern of f 3 "1"
Is output. The other AND circuits 35, 36, 38 input the basic pattern (g) and the shifted identification pattern, and output "0" at each timing of the synchronous clock. Therefore, the clock of frequency f 3 is not output.
【００４６】(4) 周波数ｆ4 のクロックを取り出す場
合。 周波数ｆ4 の識別パターンが多重クロック入力部３１に
入力される。同期クロックに同期して，周波数ｆ4 の基
本パターン (j)がシフトレジスタ３３の出力Ｓ０より出
力される。その時，Ｓ０の出力は同期クロックに同期し
てＳ１にシフトされ，Ｓ１の出力はＳ２，Ｓ２の出力は
Ｓ３，Ｓ３の出力はＳ４に出力される。そして，Ｓ０の
出力の基本パターン (j)と基本パターンを４ビットシフ
トしたＳ４の出力 (k)はアンド回路３８に入力されて論
理積をとられ，ｆ4 の識別パターンを入力してから第５
番目の同期クロックのタイミングで周波数ｆ4 のクロッ
クを表す「１」が出力される。他のアンド回路３５，３
６，３７は基本パターン(j) とそれぞれにシフトされた
識別パターンを入力し，同期クロックの各タイミングで
「０」を出力する。そのため，周波数ｆ4 のクロックは
出力されない。(4) When a clock of frequency f 4 is taken out. The identification pattern of the frequency f 4 is input to the multiplex clock input unit 31. The basic pattern (j) of frequency f 4 is output from the output S0 of the shift register 33 in synchronization with the synchronous clock. At that time, the output of S0 is shifted to S1 in synchronization with the synchronous clock, the output of S1 is output to S2, the output of S2 is output to S3, and the output of S3 is output to S4. Then, the basic pattern (j) of the output of S0 and the output (k) of S4 obtained by shifting the basic pattern by 4 bits are input to the AND circuit 38 to be ANDed, and after the identification pattern of f 4 is input, 5
At the timing of the second synchronization clock, "1" representing the clock of frequency f 4 is output. Other AND circuits 35, 3
Reference numerals 6 and 37 receive the basic pattern (j) and the shifted identification pattern, and output "0" at each timing of the synchronous clock. Therefore, the clock of frequency f 4 is not output.
【００４７】[0047]
【発明の効果】本発明によれば，周波数パターンの基本
パターンと位相シフトした周波数パターンの論理積を演
算する回路構成が簡単になり，多重クロック伝送装置を
大幅に小型化することができる。According to the present invention, the circuit configuration for calculating the logical product of the basic pattern of the frequency pattern and the phase-shifted frequency pattern is simplified, and the multiple clock transmission device can be greatly downsized.
【図１】本発明の基本構成を示す図である。FIG. 1 is a diagram showing a basic configuration of the present invention.
【図２】本発明の基本構成の動作説明図である。FIG. 2 is an operation explanatory diagram of the basic configuration of the present invention.
【図３】本発明の実施例を示す図である。FIG. 3 is a diagram showing an example of the present invention.
【図４】周波数の識別パターンの実施例を示す図であ
る。FIG. 4 is a diagram showing an example of a frequency identification pattern.
【図５】本発明のクロック分離手段の実施例である。FIG. 5 is an embodiment of the clock separation means of the present invention.
【図６】クロック分離手段の動作説明図である。FIG. 6 is an operation explanatory diagram of a clock separation unit.
【図７】本発明の対象とする装置の例を示す図である。FIG. 7 is a diagram showing an example of a device targeted by the present invention.
【図８】本発明の対象とする装置例の動作説明図であ
る。FIG. 8 is an operation explanatory diagram of an example of a device targeted by the present invention.
【図９】多重クロックの例を示す図である。FIG. 9 is a diagram showing an example of a multiplexed clock.
【図１０】従来の周波数の識別パターンを示す図であ
る。FIG. 10 is a diagram showing a conventional frequency identification pattern.
【図１１】従来のクロック分離手段の構成を示す図であ
る。FIG. 11 is a diagram showing a configuration of a conventional clock separation means.
【図１２】従来のクロック分離手段の動作説明図であ
る。FIG. 12 is a diagram for explaining the operation of the conventional clock separation means.
１ ：多重クロック伝送装置 ２ ：多重クロック生成手段 ３ ：クロック分離手段 １０：周波数の識別パターン発生部 １０’：多重クロック生成部 １１：多重クロック入力部 １２：識別パターンシフト手段 １３：クロック出力部 １４：論理積手段 １５：論理積手段 １６：同期クロック １７：多重クロック １８：転送クロック ２０：ｆ1 の識別パターン ２１：ｆ2 の識別パターン1: Multiplex clock transmission device 2: Multiplex clock generation means 3: Clock separation means 10: Frequency identification pattern generation section 10 ': Multiplexed clock generation section 11: Multiplexed clock input section 12: Identification pattern shift means 13: Clock output section 14 : Logical product means 15: logical product means 16: synchronous clock 17: multiplex clock 18: transfer clock 20: identification pattern of f 1 21: identification pattern of f 2
Claims (2)
線に多重して伝送する多重クロック伝送方法において，
多重クロックの各転送クロックは転送クロック周波数よ
り高いクロック周波数のクロックで周波数を識別するた
めの複数ビットの識別パターンを構成され，識別パター
ンの複数ビットのうち２ビットを他のビットと異なる値
としてその位相間隔により転送クロックの周波数を表す
多重クロック生成手段(2) と，多重クロックから各周波
数の転送クロックを分離するクロック分離手段(3) とを
備え，クロック分離手段(3) は多重クロックを入力し，
転送クロックの該識別パターンのビットを同期クロック
により入力して位相シフトなしに出力するとともに，出
力されている識別パターンのビットを１ビットずつシフ
トして出力する識別パターンシフト手段(12)と，識別パ
ターンシフト手段の位相シフトしない該識別パターンの
ビットと位相シフトした該識別パターンのビットとを入
力し論理積を演算し出力する論理積手段(14)，(15)とを
備え，分離する周波数の転送クロックの位相シフトしな
い該識別パターンのビットと位相シフトさせた該識別パ
ターンのビットとの論理積により，入力された該識別パ
ターンの転送クロック周波数のクロックを出力し，多重
クロックを分離することを特徴とする多重クロック伝送
方法。1. A multiplex clock transmission method for multiplexing and transmitting transfer clocks of different frequencies on the same signal line,
Each transfer clock of the multiplex clock is formed with an identification pattern of a plurality of bits for identifying the frequency with a clock having a clock frequency higher than the transfer clock frequency, and two bits of the plurality of bits of the identification pattern are set as different values from other bits. It comprises a multiplex clock generation means (2) that expresses the frequency of the transfer clock by the phase interval, and a clock separation means (3) that separates the transfer clock of each frequency from the multiplex clock, and the clock separation means (3) inputs the multiplex clock. Then
Identification pattern shift means (12) for inputting the bits of the identification pattern of the transfer clock by a synchronous clock and outputting the same without phase shifting, and for shifting the output bits of the identification pattern bit by bit for output. The pattern shift means is provided with AND means (14) and (15) for inputting the bits of the identification pattern that are not phase-shifted and the bits of the identification pattern that have been phase-shifted, and calculating and outputting the logical product. It is possible to output the clock of the input transfer clock frequency of the identification pattern and separate the multiple clocks by the logical product of the bits of the identification pattern that are not phase-shifted of the transfer clock and the bits of the identification pattern that are phase-shifted. Characteristic multiple clock transmission method.
線に多重して伝送する多重クロック伝送装置において，
多重クロックの各転送クロックは転送クロック周波数よ
り高いクロック周波数のクロックで周波数を識別するた
めの複数ビットの識別パターンを構成し，該識別パター
ンの複数ビットのうち２ビットを他のビットと異なる値
としてその位相間隔により転送クロックの周波数を表す
多重クロック生成手段(2) と，多重クロックから各周波
数の転送クロックを分離するクロック分離手段(3) とを
備え，クロック分離手段(3) は多重クロックを入力し，
転送クロックの該識別パターンのビットを同期クロック
により入力して位相シフトなしに出力するとともに，出
力されている識別パターンのビットを１ビットずつシフ
トして出力する識別パターンシフト手段(12)と，識別パ
ターンシフト手段の位相シフトしない該識別パターンの
ビットと位相シフトした該識別パターンのビットとを入
力し論理積を演算し出力する論理積手段(14)，(15)とを
備えることを特徴とする多重クロック伝送装置。2. A multiple clock transmission device for multiplexing and transmitting transmission clocks of different frequencies on the same signal line,
Each transfer clock of the multiplex clock constitutes an identification pattern of a plurality of bits for identifying a frequency with a clock having a clock frequency higher than the transfer clock frequency, and two bits of the plurality of bits of the identification pattern are set as values different from other bits. It comprises a multiplex clock generation means (2) that represents the frequency of the transfer clock by the phase interval and a clock separation means (3) that separates the transfer clock of each frequency from the multiplex clock, and the clock separation means (3) Input,
Identification pattern shift means (12) for inputting the bits of the identification pattern of the transfer clock by a synchronous clock and outputting the same without phase shifting, and for shifting the output bits of the identification pattern bit by bit for output. AND means (14), (15) for inputting the bits of the identification pattern that are not phase-shifted by the pattern shift means and the bits of the identification pattern that are phase-shifted, and calculating and outputting a logical product Multiple clock transmission equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04319585A JP3119956B2 (en) | 1992-11-30 | 1992-11-30 | Multiple clock transmission method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04319585A JP3119956B2 (en) | 1992-11-30 | 1992-11-30 | Multiple clock transmission method and apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169298A true JPH06169298A (en) | 1994-06-14 |
| JP3119956B2 JP3119956B2 (en) | 2000-12-25 |
Family
ID=18111915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04319585A Expired - Fee Related JP3119956B2 (en) | 1992-11-30 | 1992-11-30 | Multiple clock transmission method and apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119956B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321656A (en) * | 1996-05-29 | 1997-12-12 | Saitama Nippon Denki Kk | Code division clock transmission system |
-
1992
- 1992-11-30 JP JP04319585A patent/JP3119956B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321656A (en) * | 1996-05-29 | 1997-12-12 | Saitama Nippon Denki Kk | Code division clock transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3119956B2 (en) | 2000-12-25 |
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