JPH06164336A - 差動型データ伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、差動増幅対に対する入力電圧が同
相入力電圧範囲を越えた状況において出力期待値が確定
されるようにする平衡伝送システムに応用可能な差動型
データ伝送装置を提供することを目的とする。 【構成】ＰＮＰ型トランジスタ11〜14による差動増幅対
10に負荷としてトランジスタ16、17によるカレントミラ
ー回路18が接続され、そのトランジスタ17のコレクタが
トランジスタ31のベースに接続され、このトランジスタ
31のコレクタ出力により出力制御用トランジスタ32を制
御する。差動増幅対10には定電流源19〜21を介して電源
Ｖccが接続され、トランジスタ31のベースには定電流源
100 を介して電源Ｖccを接続し、さらに定電流源200 を
介して電源Ｖssを接続するもので、定電流源100 および
200 の設定電流値Ｉ100 およびＩ200 の大小関係に対応
して同相入力電圧範囲を越える入力に対して出力期待値
が確定されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば自動車用のエ
ンジン制御のための電子制御ユニットとトラクション制
御用の電子制御ユニットとの間の通信等に使用される平
衡型伝送路を使用したデータ伝送システムに係るもので
あり、伝送されたデータを受信する差動型データ伝送装
置に関する。

【０００２】

【従来の技術】差動型のデータ伝送路用受信装置とし
て、例えば特開昭６１−８２５２１号に示されるような
差動型コンパレータ回路が知られている。ここで示され
たコンパレータ回路においては、出力のヒステリシス制
御部の代わりにバイアス電流制御回路を設け、バイアス
電流制御によって入力インピーダンスを低くすることな
く所望のヒステリシス特性が得られるようにしている。

【０００３】このコンパレータ回路にあっては、相補な
入力信号に対する差動信号によって所望の特性が得られ
るようになるものであるが、期待する相補な入力信号が
入力されないような場合、すなわち差動型入力対に対す
る正常動作し得る同電位方向の入力、すなわち同相入力
電圧外の電圧が印加されたときに、回路構成上から出力
される論理レベルが必然的に決定されるようになり、伝
送路の状況によっては例えば断線等によって論理誤動作
が発生するようになる。

【０００４】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、同相入力電圧がその範囲を
越えて入力されたような場合に、これが確実に検出され
て出力の期待値が決定されるように駆動手段を設定し、
同相入力範囲外の入力に対して出力期待値が発生される
ようにした差動型データ伝送装置を提供しようとするも
のである。

【０００５】

【課題を解決するための手段】この発明に係る差動型デ
ータ伝送装置は、複数のトランジスタによって構成さ
れ、対となる比較電圧が入力される差動増幅対およびそ
の負荷手段を備えた差動増幅手段において、前記差動増
幅対と前記負荷手段の接続部に、前記差動増幅対に対す
る前記入力電圧信号の同相入力電圧範囲外の電位入力を
検出する検出手段を接続し、この検出手段によって出力
が期待値に設定されるようにしている。

【０００６】

【作用】この様に構成される差動型データ伝送装置にあ
っては、差動増幅対および負荷手段からなる差動増幅手
段において、入力が同相入力電圧範囲を越える状態とな
ったときに、増幅対と負荷との接続部がハイインピーダ
ンスの状態となり、出力値が期待値と相反するようにな
るものであるが、検出手段によって同相入力電圧範囲を
越えた入力が検知されることにより、出力の期待値が設
定されるようになる。

【０００７】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１は差動型データ伝送用の受信装置を示す
もので、ＰＮＰ型トランジスタ11および12によって差動
増幅対10の一方が構成され、同じくＰＮＰ型トランジス
タ13および14によって差動増幅対10の他方が構成され
る。

【０００８】このトランジスタ12および14のそれぞれコ
レクタは、ＮＰＮトランジスタ16および17のそれぞれコ
レクタに接続するもので、このトランジスタ16および17
のそれぞれベースは共通に接続され、このベースがトラ
ンジスタ16のコレクタ、すなわちトランジスタ12のコレ
クタに接続されて、トランジスタ16および17によってカ
レントミラー回路18が構成されるようにしている。すな
わち、差動増幅対10に対して、カレントミラー回路18に
よる負荷が接続されるようになる。

【０００９】差動増幅対10のトランジスタ11および13の
それぞれエミッタは、それぞれ定電流源19および21を介
して電源Ｖccに接続し、これらトランジスタ11および13
のそれぞれコレクタは接地側電位Ｖssに接続される。ま
た、トランジスタ12および14のエミッタ相互は共通に接
続されて、定電流源20を介して電源Ｖccに接続するもの
で、トランジスタ11および13それぞれのエミッタが、ト
ランジスタ12および14それぞれのベースに接続され、カ
レントミラー回路18のトランジスタ16および17のエミッ
タは電源Ｖssに接続される。そして、２つの差動入力電
圧Ｖin(+) およびＶin(-) は、それぞれトランジスタ11
および13のベースに入力する。

【００１０】負荷を構成するカレントミラー回路18のト
ランジスタ17のコレクタは、ＮＰＮトランジスタ31のベ
ースに接続され、このトランジスタ31のコレクタはＮＰ
Ｎトランジスタ32のベースに接続される。そして、トラ
ンジスタ31のコレクタは定電流源33を介して電源Ｖccに
接続し、エミッタは電源Ｖssに接続されている。

【００１１】トランジスタ32のエミッタは電源Ｖssに接
続するものであり、またコレクタは例えば抵抗あるいは
定電流源で構成される電流供給能力を有する素子34を介
して電源Ｖccに接続する。そして、トランジスタ32のコ
レクタに出力端子35が接続されて、ハイもしくはローレ
ベルの出力が得られるようになる。

【００１２】トランジスタ31のベースには、電源Ｖccが
定電流源100 を介して接続され、またこのトランジスタ
31のベースは、さらに定電流源200 を介して電源Ｖssに
接続される。この定電流源100 および200 は、差動増幅
対10と負荷となるカレントミラー回路18との接続部位に
接続された検出手段および駆動手段の一部を構成するよ
うになる。

【００１３】ここで、定電流源100 および200 のそれぞ
れ電流値はＩ100 およびＩ200 に設定されるもので、
“Ｉ100 ＞Ｉ200 ”の場合には、差動増幅対10に設定さ
れる定電流源20の設定電流Ｉ20およびトランジスタ31の
コレクタに接続される定電流源33の設定電流Ｉ33に対し
て、次の式を満たすように設定される。

【００１４】

【数１】 この実施例において差動増幅対10を動作させる入力Ｖin
(+) およびＶin(-) の同相入力の最大電圧Ｖ
_{ICM MAX} は、次の(1) で示されるようになる。

【００１５】

【数２】 ここで、Ｖ20は定電流源20の両端間の電位差を示すもの
であり、Ｖ_BET11 およびＶ_BET12 は、それぞれトランジ
スタ11および12のベース・エミッタ間の順方向電位差を
示す。

【００１６】この様に表現される(1) 式は、一般に定電
流源20がＰＮＰトランジスタによって構成されている場
合が支配的であることから、次に示す(2) 式に近似する
ことができる。

【００１７】

【数３】 この式において、Ｖsatpnpは定電流源20がＰＮＰトラン
ジスタで構成した場合のコレクタ・エミッタ間の飽和電
圧である。

【００１８】入力Ｖin(+) とＶin(-) とに、前記最大電
圧Ｖ_{ICM MAX} を電圧Ｖα越えた電圧Ｖ_ICM1が印加された
とすると、トランジスタ12のベース電位Ｖ_B12 は上記
(2) 式を利用すると次のようになる。

【００１９】

【数４】 差動増幅対10を動作させるトランジスタ12および14のエ
ミッタ電位Ｖ_E12 は次式で示すようになる。

【００２０】

【数５】 上記(3) および(4) 式より、入力電圧が同相入力電圧範
囲を越えた場合におけるトランジスタ12のベース・エミ
ッタ間の電圧Ｖ_BET12 ′は、前記(3) 、(4) 式より次の
(5) 式で示すようになる。

【００２１】

【数６】 この(5) 式より前記(1) 式を越える同相の入力電圧が入
力端子Ｖin(+) およびＶin(-) に印加されると、差動増
幅対10を構成するトランジスタ12および14のベース・エ
ミッタ間電圧が順バイアスとならないことを示している
ものであり、したがってこのトランジスタ12および14は
カットオフされる。このため、トランジスタ16および17
によって構成した負荷であるカレントミラー回路18には
電流が供給されない。このため、差動増幅対10の出力を
構成するトランジスタ14および17はオフされる。

【００２２】したがって、検出手段を構成するようにな
る定電流源100 の設定電流値Ｉ100を、定電流源200 の
設定電流値Ｉ200 より大とし、前記(01)式が満たされる
ようにすれば、“Ｉ100 −Ｉ200 ”の電流が差動増幅手
段を構成するようになるトランジスタ31のベースに流入
し、このトランジスタ31のベース電位を固定して同相入
力電圧範囲を越えたことを検出できるようになる。

【００２３】なお、このトランジスタ31のベース電流
は、(01)式で示したようにβ31倍する電流Ｉ31が定電流
源33の設定電流Ｉ33よりも大に設定したため、このトラ
ンジスタ31の駆動手段とされるようになり、出力を期待
するレベル“Ｈ”に確定することができる。そして、こ
の様なトランジスタ31に対するベース電流を供給するこ
とにより、その接続点のインピーダンスを下げてノイズ
対策が施される。

【００２４】また、定電流源100 の設定電流値Ｉ100 を
定電流源200 の設定電流値Ｉ200 よりも小さく設定すれ
ば、前記したＩ100 ＞Ｉ200 の場合とは相補的な動作と
なって、同相入力電圧範囲を越えたことを検出した状態
で、出力を期待するレベルを“Ｌ”に確定することがで
きる。

【００２５】この場合においては、“Ｉ200 −Ｉ100 ”
の定電流値が存在することによりトランジスタ31のベー
ス電位が固定され、その接続点のインピーダンスを下げ
ることができるようになる。したがって、この回路装置
に近接するノイズ源に対しても誤動作をすることがな
く、出力を期待値に確定することができる。

【００２６】この様な実施例回路において定電流源100
および200 は、出力を相対的に高位にする場合には、定
電流源200 を省略すると共に、定電流源100 の設定電流
値を前述した“Ｉ100 −Ｉ200 ”の値に設定すれば同様
に実施できる。また逆に出力を相対的に低位にする場合
には、定電流源100 を削除すると共に、定電流源200の
設定電流値を前述の“Ｉ200 −Ｉ100 ”に設定すれば同
様に実施できるものであり、この様な構成を採用するこ
とにより素子数の低減に寄与できる。

【００２７】図２は第２の実施例を示しているもので、
この図において図１と同一の構成部分は同一の符号を付
してその説明を省略する。そして、この図において破線
によって囲まれた部分が、図１で示した第１の実施例に
対して追加した構成部分を示している。

【００２８】この実施例においては電源Ｖccに接続され
た定電流源50〜53を備えるもので、定電流源50からの出
力電流はトランジスタ54および55のコレクタに供給され
る。このトランジスタ54および55は、そのそれぞれのコ
レクタ相互およびエミッタ相互が接続されるているもの
で、エミッタは電源Ｖssに接続される。また、トランジ
スタ55には、ベースを共通にしたトランジスタ56が接続
されるもので、そのベースはトランジスタ55のコレクタ
に接続される。そして、トランジスタ56のコレクタは差
動増幅対10を構成するトランジスタ11のエミッタに接続
し、またエミッタは電源Ｖssに接続されるもので、この
トランジスタ55および56によってカレントミラー回路25
が構成される。

【００２９】定電流源51からの出力電流は、トランジス
タ57および58のコレクタに供給されるもので、このトラ
ンジスタ57および58はコレクタ相互およびエミッタ相互
が接続され、そのエミッタは電源Ｖssに接続される。ト
ランジスタ58のベースはトランジスタ57および58のコレ
クタに接続されると共に、トランジスタ59のベースに接
続される。このトランジスタ59はコレクタを差動増幅対
10のトランジスタ13のエミッタに接続し、エミッタは電
源Ｖssに接続されるもので、このトランジスタ58および
59によってカレントミラー回路26が構成される。

【００３０】定電流源33に接続されるトランジスタ31の
コレクタには、電流供給能力を有する素子302 〜304 が
それぞれ接続され、素子302 はトランジスタ57のベース
に接続される。また素子303 はトランジスタ60のベース
に接続され、素子304 はトランジスタ61のベースに接続
されるもので、トランジスタ60のコレクタは定電流源52
を介して電源Ｖccに接続すると共に、トランジスタ54の
ベースに接続するもので、エミッタは電源Ｖssに接続さ
れている。また、トランジスタ61のエミッタは電源Ｖss
に接続し、コレクタは定電流源53に接続されるもので、
このコレクタからの出力がトランジスタ62のベースに供
給されるようにする。

【００３１】このトランジスタ62はエミッタが電源Ｖss
に接続されるようにすると共に、コレクタは電流供給能
力を有する素子301 を介して電源Ｖccに接続し、このコ
レクタがトランジスタ32のベースに接続されるようにす
る。

【００３２】この実施例においても前記実施例と同様に
入力端子Ｖin(+) およびＶin(-) に差動増幅対10の同相
入力電圧範囲を越えた電圧が印加されると、検出手段を
構成する定電流源100 および200 の設定電流値を調整す
ることにより、前実施例と同様に出力期待値を確定する
ことができる。

【００３３】そして、この実施例においては同相入力電
圧範囲内の電圧が入力端子Ｖin(+)およびＶin(-) に印
加された場合に、差動増幅部の動作に対応してカレント
ミラー回路25および26が交互に動作されるようになり、
精度の良好なヒステリシス特性が得られるようになる。

【００３４】すなわち、入力端子Ｖin(-) に対する印加
電圧Ｖ23が入力端子Ｖin(+) に対し印加電圧Ｖ22が上昇
した場合のしきい値電圧Ｖ22trは、“Ｉ100 ＞Ｉ200 ”
のときに次式で示すようになる。

【００３５】

【数７】 一方入力端子Ｖin(+) に対する印加電圧Ｖ22が下降する
場合には、しきい値電圧Ｖ22tfは次の式のようになる

【数８】 上記(6) 式および(7) 式においてｍはトランジスタ58お
よび59のエミッタ面積比、ｎはトランジスタ55および56
のエミッタ面積比である。そしてこの様な(6)式および
(7) 式より、ヒステリシス電圧Ｖhys は次のようにして
求められる。

【００３６】

【数９】 この(8) 式より定電流源21、19、50、51による設定電流
値Ｉ21、Ｉ19、Ｉ50、Ｉ51、さらにエミッタ面積比ｍお
よびｎを整合性よく設定することにより、ヒステリシス
電圧を精度よく発生させることができ、平衡伝送路を用
いた平衡伝送システムにおいて最適な回路を構成するこ
とができる。またこの様なヒステリシスは、“Ｉ100 ＜
Ｉ200 ”の場合においても同様にヒステリシス電圧が発
生できるものである。

【００３７】なお、この発明は図１および図２で示した
実施例に限られるものではなく、種々に応用可能であ
る。例えば、この図１および図２で示した実施例におい
て差動増幅対10を構成するトランジスタ11〜14がＰＮＰ
型のトランジスタである場合について示しているが、Ｊ
−ＦＥＴトランジスタやＮＰＮおよびＰＮＰトランジス
タを組み合わせて、Ｖin(+) 、Ｖin(-) の入力部を構成
した差動増幅対においても適用できるものであり、また
図１および図２のカレントミラー回路18、25、26は、同
等の機能を有するものであればいかなる回路でも適用で
きることは明らかである。

【００３８】

【発明の効果】以上のようにこの発明に係る差動型デー
タ伝送装置によれば、特に同相入力電圧がその範囲を越
えて入力されたような場合に、これが確実に検出されて
出力の期待値が決定されるように駆動手段を設定し、同
相入力範囲外の入力に対して出力期待値が発生されるよ
うになるものであり、平衡伝送路を利用した伝送システ
ムにおいて効果的に応用できるものである。

【図面の簡単な説明】

【図１】この発明の一実施例に係る差動型データ伝送装
置を説明する回路構成図。

【図２】この発明の他の実施例を説明する回路構成図。

【符号の説明】

10…差動増幅対、11〜14…ＰＮＰ型トランジスタ、16、
17、31、32…ＮＰＮ型トランジスタ、18、25、26…カレ
ントミラー回路、19〜21、33、100 、200 …定電流源、
34…電流供給能力を有する素子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のトランジスタによって構成され、
   対となる比較電圧が入力される差動増幅対と、 この差動増幅対に接続された負荷手段と、 この負荷手段からの出力によって制御される出力手段
   と、 前記差動増幅対と前記負荷手段の接続部に設定され、前
   記差動増幅対に対する前記入力電圧信号の同相入力電圧
   範囲外の電位入力を検出する検出手段とを具備し、 この検出手段によって前記負荷手段を制御し、出力を期
   待値に設定するようにしたことを特徴とする差動型デー
   タ伝送装置。