JPH0616304B2 - Alternative method of CPU function at low power consumption - Google Patents
Alternative method of CPU function at low power consumptionInfo
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- 238000000034 method Methods 0.000 title claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 20
- 238000006467 substitution reaction Methods 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 claims 1
- 239000013256 coordination polymer Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ＣＰＵが低消費電力モードに入った時にお
けるＣＰＵと周辺デバイスとの間の信号の受け渡しに係
わるもので、特にバス制御権の裁定に使用されるＣＰＵ
の機能代替方法に関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to signal transfer between a CPU and peripheral devices when the CPU enters a low power consumption mode, and particularly arbitration of bus control authority. CPU used for
Function replacement method.
従来、ＣＰＵが低消費電力モードに入った時は、クロッ
ク入力を止めているのでＣＰＵは完全に停止しており、
周辺デバイスとの信号の受け渡しはできなかった。Conventionally, when the CPU enters the low power consumption mode, the clock input is stopped, so the CPU is completely stopped.
It was not possible to exchange signals with peripheral devices.
ところで、一般に、周辺デバイスがバスの制御権を譲り
受ける時には、次の(1)〜(4)に示す一連のシーケンスを
経なければならない。なお ▲▼はバス・リクエス
ト、▲▼はバス・グラント、▲▼はバス
・グラント・アクノリッジである。By the way, in general, when a peripheral device takes over control of the bus, it must go through a series of sequences shown in (1) to (4) below. Note that ▲ ▼ is a bus request, ▲ ▼ is a bus grant, and ▲ ▼ is a bus grant acknowledgement.
(1) 周辺デバイスがＣＰＵに対してバスの使用権を要
求する時、ＣＰＵの▲▼端子のレベルをハイレベル
（“Ｈ”）からローレベル（“Ｌ”）に変化させること
によってバス要求をする。(1) When a peripheral device requests the right to use the bus from the CPU, the bus request is issued by changing the level of the CPU ▲ ▼ terminal from high level (“H”) to low level (“L”). To do.
(2) ▲▼要求があった場合、ＣＰＵは現在実行中
の命令が終えるバス・サイクルで▲▼端子の電圧を
“Ｈ”から“Ｌ”に変化させ周辺デバイスにバス許可を
伝達する。(2) When there is a ▲ ▼ request, the CPU changes the voltage at the ▲ ▼ terminal from “H” to “L” in the bus cycle where the instruction currently being executed ends, and transmits the bus permission to the peripheral device.
(3) 周辺デバイスは▲▼信号を受け取ると、その
確認信号▲▼をＣＰＵへ返す。(3) When the peripheral device receives the ▲ ▼ signal, it returns the confirmation signal ▲ ▼ to the CPU.
(4) ＣＰＵは▲▼を受け取るとバスを開放
する。(4) The CPU opens the bus upon receiving ▲ ▼.
周辺デバイスは上記の４ステップを経て始めてバスが受
け渡されたことを知り、その結果周辺デバイスがバスを
専有して自分自身の機能を続行する。Only after passing through the above four steps, the peripheral device knows that the bus has been handed over, and as a result, the peripheral device occupies the bus and continues its own function.
しかし、低消費電力モードに入っている時には、上述し
たようにクロック入力を止めて動作を停止しているので
上述した動作を行なうことができない。従って、周辺デ
バイスはＣＰＵが低消費電力モード時にはバスの制御権
を受けとれず、バスを使った機能を遂行できなかった。However, when in the low power consumption mode, the operation is stopped by stopping the clock input as described above, and thus the above operation cannot be performed. Therefore, the peripheral device cannot receive the control right of the bus when the CPU is in the low power consumption mode and cannot perform the function using the bus.
以上はバス制御権に関してのものだが、他の信号に関し
ても同様のことがいえ、ＣＰＵが低消費電力モードの時
には、ＣＰＵと周辺デバイスとの間で信号のやりとりが
できないという問題があった。The above is for the bus control right, but the same can be said for other signals, and there is a problem that signals cannot be exchanged between the CPU and peripheral devices when the CPU is in the low power consumption mode.
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ＣＰＵが低消費電力モードに
入った時でもＣＰＵとその周辺デバイスとの間で信号の
受け渡しができる低消費電力時におけるＣＰＵの機能代
替方式を提供することである。The present invention has been made in view of the above circumstances,
It is an object of the present invention to provide a function substituting method for a CPU at low power consumption in which signals can be transferred between the CPU and its peripheral devices even when the CPU enters a low power consumption mode.
すなわち、第１の発明では、上記の目的を達成するため
に、ＣＰＵとクロック・ジェネレータとを備え、低消費
電力モード時にＣＰＵへのクロック入力を停止させるシ
ステムにおいて、上記ＣＰＵ内に、通常動作モードと低
消費電力モードとを切替えるためのステータスコードに
基づいて制御され、通常動作モードの時にはバス・グラ
ント機能をアクティブ状態に設定するとともに、周辺デ
バイスからのバス・リクエスト信号を受けてバス・グラ
ント信号を出力し、低消費電力モードの時にはバスを開
放するとともにＣＰＵのバス・グラント端子をハイ・イ
ンピーダンス状態に設定するバス・コントロール回路を
設け、上記クロック・ジェネレータ内に、上記ステータ
スコードに基づいて制御され、通常動作モードの時には
クロック・ジェネレータ内のバス・グラント端子をハイ
・インピーダンス状態に設定し、低消費電力モード時に
はバス・グラント機能をアクティブ状態に設定するとと
もに、周辺デバイスからのバス・リクエスト信号を受け
て所定時間経過後にバス・グラント信号を出力するバス
・コントロール回路を設けることにより、ＣＰＵがクロ
ックを停止して低消費電力モードに入った時のバス制御
権の裁定機能を上記クロック・ジェネレータに持たせた
ことを特徴とする。That is, in the first aspect of the invention, in order to achieve the above object, in a system that includes a CPU and a clock generator and stops the clock input to the CPU in the low power consumption mode, the normal operation mode is set in the CPU. Controlled based on the status code for switching between the low power consumption mode and the low power consumption mode.In the normal operation mode, the bus grant function is set to the active state, and the bus grant signal is received in response to the bus request signal from the peripheral device. Is output, and the bus control circuit that opens the bus in the low power consumption mode and sets the CPU bus grant pin to the high impedance state is controlled in the clock generator based on the status code. Clock generation in the normal operation mode. In the low power consumption mode, set the bus grant pin in the router to the high impedance state, set the bus grant function to the active state, and receive the bus request signal from the peripheral device to -By providing a bus control circuit that outputs a grant signal, the clock generator has a function of arbitrating the bus control right when the CPU stops the clock and enters the low power consumption mode. To do.
また、第２の発明では、ＣＰＵとクロック・ジェネレー
タとを含むシステムにおいて、ＣＰＵ側のバス・コント
ロール回路に設けられバス・リクエスト信号が供給され
るインバータと、このインバータの出力が一方の入力端
に供給され他方の入力端にバス・サイクル終了信号が供
給されるアンドゲートと、このアンドゲートの出力が供
給される第１のクロックドインバータと、ファンクショ
ンコードに基づいて上記第１のクロックドインバータの
トライステートを制御するノアゲートと、クロック・ジ
ェネレータ側のバス・コントロール回路に設けられ上記
バス・グラント信号が供給される遅延回路と、この遅延
回路による遅延出力が供給される第２のクロックドイン
バータと、上記ファンクションコードに基づいて上記第
２のクロックドインバータのトライステートを制御する
オアゲートと、上記ＣＰＵ側のバス・コントロール回路
に設けられデータ入力端にバス・グラント・アクノリッ
ジ信号が供給されるフリップフロップと、バス上に設け
られ上記フリップフロップの出力により通常動作モード
時における出力のトライステートが制御される第３のク
ロックドインバータとを具備し、通常動作モード時は上
記ＣＰＵ側のバス・コントロール回路における第１のク
ロックドインバータからバス・グラント信号を得、ＣＰ
Ｕが低消費電力モードに入った時にはクロック・ジェネ
レータ側の第３のクロックドインバータからバス・グラ
ント信号を得るとともにＣＰＵ側のバス・コントロール
回路でバスを開放することにより、バスの制御権の裁定
をクロック・ジェネレータで行なうことを特徴とする。According to the second aspect of the invention, in a system including a CPU and a clock generator, an inverter provided in a bus control circuit on the CPU side and supplied with a bus request signal, and an output of this inverter is connected to one input end of the inverter. An AND gate which is supplied to the other input terminal of which a bus cycle end signal is supplied, a first clocked inverter to which the output of the AND gate is supplied, and a first clocked inverter of the first clocked inverter based on a function code. A NOR gate for controlling the tristate, a delay circuit provided in the bus control circuit on the clock generator side and supplied with the bus grant signal, and a second clocked inverter supplied with a delay output by the delay circuit. , The second clock driver based on the function code By an OR gate for controlling the tristate of the burner, a flip-flop provided in the bus control circuit on the CPU side and having a data input terminal supplied with a bus grant acknowledge signal, and an output provided by the flip-flop provided on the bus. A third clocked inverter whose output tristate is controlled in the normal operation mode; and in the normal operation mode, a bus grant signal is sent from the first clocked inverter in the bus control circuit on the CPU side. Get CP
When the U enters the low power consumption mode, the bus grant signal is obtained from the third clocked inverter on the clock generator side, and the bus control circuit on the CPU side releases the bus to determine the control right of the bus. Is performed by a clock generator.
以下、この発明の一実施例について図面を参照して説明
する。第１図は、ＣＰＵ側のバス・コントロール回路１
１とクロック・ジェネレータ側のバス・コントロール回
路１２とをそれぞれ示している。図示しない周辺デバイ
スからのバス・リクエスト信号は、バス・リクエスト信
号ライン１３を介して上記各バス・コントロール回路１
１，１２の端子▲▼に供給される。ＣＰＵ側のバス
・コントロール回路１１の▲▼端子には、インバー
タ１４の入力端が接続され、このインバータ１４の出力
端には、一方の入力端にバス・サイクル終了信号BENDが
供給されるアンドゲート１５の他方の入力端が接続され
る。上記アンドゲート１５の出力端には、クロックドイ
ンバータ１６の入力端が接続され、このインバータ１６
の出力端には▲▼端子が接続される。上記クロック
ドインバータ１６のトライステートの制御には、ファン
クションコード端子ＦＣ0 ，ＦＣ1 にそれぞれ入力端が
接続されたノアゲート１７の出力が用いられる。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a bus control circuit 1 on the CPU side.
1 and the bus control circuit 12 on the clock generator side. A bus request signal from a peripheral device (not shown) is transmitted via the bus request signal line 13 to each of the bus control circuits 1 described above.
It is supplied to terminals (1) and (12). The input terminal of the inverter 14 is connected to the ▲ ▼ terminal of the bus control circuit 11 on the CPU side, and the output terminal of the inverter 14 is supplied with the bus cycle end signal BEND at one input terminal of the AND gate. The other input end of 15 is connected. The output terminal of the AND gate 15 is connected to the input terminal of the clocked inverter 16, and the inverter 16
The ▲ ▼ terminal is connected to the output terminal of. To control the tri-state of the clocked inverter 16, the output of the NOR gate 17 whose input ends are connected to the function code terminals FC 0 and FC 1 is used.
一方、クロック・ジェネレータ側のバス・コントロール
回路１２の▲▼端子には、遅延回路１８を介してク
ロックドインバータ１９の入力端が接続され、このイン
バータ１９の出力端が▲▼端子に接続される。上記
クロックドインバータ１９のトライステートの制御に
は、ファンクションコード入力端子ＦＣ0 ，ＦＣ1 にそ
れぞれ入力端が接続されたノアゲート２０の出力が用い
られる。上記各バス・コントロール回路１１，１２間の
各対応する▲▼端子，ＦＣ0 端子，ＦＣ1 端子およ
びＣＫ端子はそれぞれ、信号ライン２１〜２４によって
接続される。そして、上記ライン２１から周辺デバイス
へのバス・グラント信号を得る。一方、周辺デバイスか
らのバス・グランド・アクノリッジ信号は、クロック信
号ＣＫが供給されるフリップフロップ２５のデータ入力
端Ｄに供給され、このフリップフロップ２５のデータ出
力端Ｑからの信号によってバス上に設けられたクロック
ドインバータ２６の出力のトライステートを制御する。
なお２７は水晶振動子、Ｃ1 ，Ｃ2はコンデンサで、上
記水晶振動子２７の発振出力が波形整形あるいは分周さ
れ、クロック信号ＣＫとしてＣＰＵに供給される。On the other hand, the input terminal of the clocked inverter 19 is connected via the delay circuit 18 to the terminal of the bus control circuit 12 on the clock generator side, and the output terminal of the inverter 19 is connected to the terminal. . To control the tri-state of the clocked inverter 19, the output of the NOR gate 20 whose input ends are connected to the function code input terminals FC 0 and FC 1 is used. Corresponding ▲ ▼ terminals, FC 0 terminals, FC 1 terminals, and CK terminals between the bus control circuits 11 and 12 are connected by signal lines 21 to 24, respectively. Then, the bus grant signal from the line 21 to the peripheral device is obtained. On the other hand, the bus ground acknowledge signal from the peripheral device is supplied to the data input terminal D of the flip-flop 25 to which the clock signal CK is supplied, and is provided on the bus by the signal from the data output terminal Q of the flip-flop 25. The tri-state of the output of the clocked inverter 26 is controlled.
Reference numeral 27 is a crystal oscillator, and C 1 and C 2 are capacitors, and the oscillation output of the crystal oscillator 27 is waveform-shaped or frequency-divided and supplied to the CPU as a clock signal CK.
次に、上記のような構成において動作を説明する。ＣＰ
Ｕが低消費電力モードに入った時には、ＦＣ0 ，ＦＣ1
端子に、ステータスコード“００”が出力される。上記
ステータスコードは、通常動作時には次表−１に示すよ
うに “００”以外のコードになっている。Next, the operation of the above configuration will be described. CP
When U enters the low power consumption mode, FC 0 , FC 1
Status code "00" is output to the terminal. The above status code is a code other than "00" as shown in Table 1 below during normal operation.
上記表−１において、低消費電力モードとはＣＰＵがク
ロック入力を止めた状態、ユーザ・プログラムとは通常
のプログラムを実行している状態、スーパ・バイザ・プ
ログラムとは特権状態でプログラムを実行している状
態、割込アクノリッジとは割込が受け付けられた状態を
それぞれ示している。 In Table 1 above, the low power consumption mode is the state where the CPU stops the clock input, the user program is the state where a normal program is running, and the supervisor mode is the privileged state where the program is executed. The state in which the interrupt is accepted and the interrupt acknowledge indicate the state in which the interrupt is accepted.
従って、ＣＰＵが動作している時には、ノアゲート１７
の出力が“０”レベルとなり、クロックドインバータ１
６が動作してＣＰＵ側からのバス・グラント信号が▲
▼端子および信号ライン２１を介して、周辺デバイス
に供給される。この時、クロック・ジェネレータ側のク
ロックドインバータ１９は動作を停止しており、その出
力端はハイ・インピーダンス状態となっている。このよ
うに、ＣＰＵが動作している時には、ＣＰＵ側のバス制
御端子がイネーブル状態になっている。Therefore, when the CPU is operating, the NOR gate 17
Output becomes "0" level and clocked inverter 1
6 operates and the bus grant signal from the CPU side is ▲
▼ It is supplied to peripheral devices via terminals and signal lines 21. At this time, the clocked inverter 19 on the clock generator side has stopped operating, and its output end is in a high impedance state. As described above, when the CPU is operating, the bus control terminal on the CPU side is in the enable state.
一方、ＣＰＵが低消費電力モードに入った時には、ＦＣ
0 ，ＦＣ1 端子のステータス・コードが“００”となる
ので、ＣＰＵ側のクロックドインバータ１６の出力がハ
イ・インピーダンス状態となり、クロック・ジェネレー
タ側のクロックドインバータ１９が動作する。このよう
にしてバス・リクエスト信号の供給を切換えている。な
お、遅延回路１８は、例えばシフトレジスタにより構成
され、第２図のタイミングチャートにおけるバス・リク
エスト信号とバス・グラント信号との関係を保つもので
ある。また、クロック・ジェネレータ側のコントロール
回路が選択された時には、バスがすでに開放になってい
るので、バス・リクエスト信号を受け取ったら第２図に
示す所定の遅延時間Ｔを保って無条件にバス・グラント
信号を出力すれば良い。さらに、バス・グランド・アク
ノリッジ信号は、ＣＰＵがこの信号を受け取ってバスを
開放する信号なので、ＣＰＵ側にのみ入力すれば良い。
なぜなら、クロック・ジェネレータ側のバス制御権が選
択された時は、常にＣＰＵは低消費電力モードであり、
この時はすでにバスを開放しているからである。ここ
で、低消費電力モードの時にクロックを止めるのはＣＰ
Ｕに入るクロックのみで、クロック・ジェネレータ側の
原発振は動いている。On the other hand, when the CPU enters the low power consumption mode, FC
Since the status code of 0 , FC 1 terminal is "00", the output of the clocked inverter 16 on the CPU side is in a high impedance state, and the clocked inverter 19 on the clock generator side operates. In this way, the supply of the bus request signal is switched. The delay circuit 18 is composed of, for example, a shift register and maintains the relationship between the bus request signal and the bus grant signal in the timing chart of FIG. Also, when the control circuit on the clock generator side is selected, the bus is already open, so when the bus request signal is received, the bus delay is unconditionally maintained by maintaining the predetermined delay time T shown in FIG. It suffices to output a grant signal. Further, since the bus ground acknowledge signal is a signal for the CPU to receive this signal and open the bus, it may be input only to the CPU side.
This is because the CPU is always in the low power consumption mode when the bus control right on the clock generator side is selected,
This is because the bus has already been opened at this time. Here, it is CP that stops the clock in the low power consumption mode.
The original oscillation on the clock generator side is running only with the clock that enters U.
このようなＣＰＵの機能代替方法によれば、ＣＰＵが低
消費電力モードで機能を停止してもクロック・ジェネレ
ータがバス制御権の代替機能を実行するため、低消費電
力モードでもバス制御権のやりとりができ、バスを自由
に使用できる。According to such a CPU function substitution method, even if the CPU stops functioning in the low power consumption mode, the clock generator executes the substitute function of the bus control right, so that the bus control right is exchanged even in the low power consumption mode. You can use the bus freely.
なお、クロック・ジェネレータは動いているので、完全
な意味での低消費電力モードにはならないが、システム
のトータルの機能向上が図れる。Since the clock generator is running, it does not enter the low power consumption mode in the complete sense, but it is possible to improve the total functionality of the system.
また、今回実施した方法はバス制御権に関するものであ
るが、他の機能に関してもクロック・ジェネレータ側に
同様な回路を設けることにより代替機能をもたせること
ができる。Further, although the method implemented this time relates to the bus control right, other functions can be provided with alternative functions by providing a similar circuit on the clock generator side.
以上説明したようにこの発明によれば、ＣＰＵが低消費
電力モードに入った時でもＣＰＵとその周辺デバイスと
の間で信号の受け渡しができる低消費電力時におけるＣ
ＰＵの機能代替方法が得られる。As described above, according to the present invention, when the CPU enters the low power consumption mode, C can be transferred between the CPU and its peripheral device at the low power consumption time.
A PU function replacement method is obtained.
第１図はこの発明の一実施例に係わる低消費電力時にお
けるＣＰＵの機能代替方法を説明するための回路図、第
２図は上記第１図の回路の動作を説明するためのタイミ
ングチャートである。 １１……ＣＰＵ側のバス・コントロール回路、１２……
クロック・ジェネレータ側のバス・コントロール回路。1 is a circuit diagram for explaining a method of substituting a function of a CPU at low power consumption according to an embodiment of the present invention, and FIG. 2 is a timing chart for explaining the operation of the circuit of FIG. is there. 11 ... Bus control circuit on CPU side, 12 ...
Bus control circuit on the clock generator side.
Claims (2)
え、低消費電力モード時にＣＰＵへのクロック入力を停
止させるシステムにおいて、上記ＣＰＵ内に、通常動作
モードと低消費電力モードとを切替えるためのステータ
スコードに基づいて制御され、通常動作モードの時には
バス・グラント機能をアクティブ状態に設定するととも
に、周辺デバイスからのバス・リクエスト信号を受けて
バス・グラント信号を出力し、低消費電力モードの時に
はバスを開放するとともにＣＰＵのバス・グラント端子
をハイ・インピーダンス状態に設定するバス・コントロ
ール回路を設け、上記クロック・ジェネレータ内に、上
記ステータスコードに基づいて制御され、通常動作モー
ドの時にはクロック・ジェネレータ内のバス・グラント
端子をハイ・インピーダンス状態に設定し、低消費電力
モードの時にはバス・グラント機能をアクティブ状態に
設定するとともに、周辺デバイスからのバス・リクエス
ト信号を受けて所定時間経過後にバス・グラント信号を
出力するバス・コントロール回路を設けることにより、
ＣＰＵがクロックを停止して低消費電力モードに入った
時のバス制御権の裁定機能を上記クロック・ジェネレー
タに持たせたことを特徴とする低消費電力時におけるＣ
ＰＵの機能代替方法。1. A status code for switching between a normal operation mode and a low power consumption mode in the CPU, in a system comprising a CPU and a clock generator and stopping clock input to the CPU in the low power consumption mode. The bus grant function is set to the active state in the normal operation mode, the bus grant signal is output in response to the bus request signal from the peripheral device, and the bus grant signal is output in the low power consumption mode. A bus control circuit that opens and sets the bus grant terminal of the CPU to a high impedance state is provided, and is controlled based on the status code in the clock generator. Set the bus grant terminal to high impedance A bus control circuit that sets the dance state, sets the bus grant function to the active state in the low power consumption mode, and outputs the bus grant signal after a lapse of a predetermined time after receiving a bus request signal from a peripheral device. By providing
C at low power consumption, characterized in that the clock generator has an arbitration function of bus control right when the CPU stops the clock and enters the low power consumption mode.
Function substitution method of PU.
システムにおいて、ＣＰＵ側のバス・コントロール回路
に設けられバス・リクエスト信号が供給されるインバー
タと、このインバータの出力が一方の入力端に供給され
他方の入力端にバス・サイクル終了信号が供給されるア
ンドゲートと、このアンドゲートの出力が供給される第
１のクロックドインバータと、ファンクションコードに
基づいて上記第１のクロックドインバータのトライステ
ートを制御するノアゲートと、クロック・ジェネレータ
側のバス・コントロール回路に設けられ上記バス・グラ
ント信号が供給される遅延回路と、この遅延回路による
遅延出力が供給される第２のクロックドインバータと、
上記ファンクションコードに基づいて上記第２のクロッ
クドインバータのトライステートを制御するオアゲート
と、上記ＣＰＵ側のバス・コントロール回路に設けられ
データ入力端にバス・グラント・アクノリッジ信号が供
給されるフリップフロップと、バス上に設けられ上記フ
リップフロップの出力により通常動作モード時における
出力のトライステートが制御される第３のクロックドイ
ンバータとを具備し、通常動作モード時は上記ＣＰＵ側
のバス・コントロール回路における第１のクロックドイ
ンバータからバス・グラント信号を得、ＣＰＵが低消費
電力モードに入った時にはクロック・ジェネレータ側の
第３のクロックドインバータからバス・グラント信号を
得るとともにＣＰＵ側のバス・コントロール回路でバス
を開放することにより、バスの制御権の裁定をクロック
・ジェネレータで行なうことを特徴とする低消費電力時
におけるＣＰＵの機能代替方法。2. In a system including a CPU and a clock generator, an inverter provided in a bus control circuit on the CPU side and supplied with a bus request signal, and an output of this inverter is supplied to one input terminal of the other. An AND gate to which a bus cycle end signal is supplied to the input terminal of the, a first clocked inverter to which the output of the AND gate is supplied, and a tristate of the first clocked inverter based on a function code. A NOR gate for controlling, a delay circuit provided in the bus control circuit on the clock generator side and supplied with the bus grant signal, and a second clocked inverter supplied with a delayed output by the delay circuit,
An OR gate for controlling the tri-state of the second clocked inverter based on the function code; and a flip-flop provided in the bus control circuit on the CPU side and having a data input terminal supplied with a bus grant acknowledge signal. A third clocked inverter which is provided on the bus and whose output tri-state is controlled by the output of the flip-flop in the normal operation mode. In the normal operation mode, the bus control circuit on the CPU side is provided. The bus grant signal is obtained from the first clocked inverter, and when the CPU enters the low power consumption mode, the bus grant signal is obtained from the third clocked inverter on the clock generator side and the bus control circuit on the CPU side is obtained. To open the bus Ri, functional alternative of the CPU in low power time, wherein performing arbitration of control of the bus at the clock generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276245A JPH0616304B2 (en) | 1984-12-28 | 1984-12-28 | Alternative method of CPU function at low power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276245A JPH0616304B2 (en) | 1984-12-28 | 1984-12-28 | Alternative method of CPU function at low power consumption |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156459A JPS61156459A (en) | 1986-07-16 |
| JPH0616304B2 true JPH0616304B2 (en) | 1994-03-02 |
Family
ID=17566722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276245A Expired - Lifetime JPH0616304B2 (en) | 1984-12-28 | 1984-12-28 | Alternative method of CPU function at low power consumption |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616304B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0574177B2 (en) * | 1992-06-12 | 2003-08-20 | Texas Instruments Incorporated | Method and apparatus for changing processor clock rate |
| JP2007257169A (en) * | 2006-03-22 | 2007-10-04 | Fujitsu Ltd | Access control method and information processor |
| KR101959252B1 (en) | 2012-07-16 | 2019-07-04 | 삼성전자주식회사 | Apparatus and method of managing power based data |
-
1984
- 1984-12-28 JP JP59276245A patent/JPH0616304B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156459A (en) | 1986-07-16 |
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