JPH06151387A - Precision processing method of silicon - Google Patents

Precision processing method of silicon

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JPH06151387A
JPH06151387A JP32383892A JP32383892A JPH06151387A JP H06151387 A JPH06151387 A JP H06151387A JP 32383892 A JP32383892 A JP 32383892A JP 32383892 A JP32383892 A JP 32383892A JP H06151387 A JPH06151387 A JP H06151387A
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JP
Japan
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silicon
etching
film
mask
oxide film
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JP32383892A
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Japanese (ja)
Inventor
Takashi Morimoto
孝 森本
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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Abstract

PURPOSE:To create a mask made of a silicon oxide film even on a stepped silicon film with a small dimensional conversion difference, and to reduce a decrease in mask size while the silicon film is etched. CONSTITUTION:With the use of a photoresist 5 patterned on the main surface of a wafer 1 and an extremely thin silicon oxide film 40 as a mask, a silicon film 3 is previously etched by a plasma etching method including a halogenated gas, and is then etched by another plasma etching method including the halogenated gas and oxygen. At this time, the thickness of the oxide film 40 is set to less than a half of an allowable dimensional conversion difference of a processing dimension, that is, 50Angstrom . This renders a recess caused by the etching of a photoresist during silicon etching irrelevant with a processing accuracy of a silicon film. In addition, the thickness of the oxide film 40 is extremely thin, and hence the amount of a decrease in line width due to processing can be suppressed to 100Angstrom or thereabouts, which is twice the film thickness, even by elimination such as isotropic etching.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体製造方法および
マイクロマシン製造方法に関わり、具体的にはシリコン
層の精密エッチング方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor and a method for manufacturing a micromachine, and more particularly to a method for precisely etching a silicon layer.

【0002】[0002]

【従来の技術】例えばMOS型集積回路の進展におい
て、パタン寸法の微細化がなされているが、加工精度も
微細化に伴って向上する必要がある。加工精度向上に
は、リソグラフィ技術で決定されるマスク精度向上とエ
ッチング技術で決定される寸法変換差減少が必要であ
る。このうち、本発明は主にエッチング技術に関するも
のである。
2. Description of the Related Art For example, in the progress of MOS type integrated circuits, the pattern size has been miniaturized, and the processing accuracy also needs to be improved with the miniaturization. In order to improve the processing accuracy, it is necessary to improve the mask accuracy determined by the lithography technique and reduce the dimension conversion difference determined by the etching technique. Among these, the present invention mainly relates to an etching technique.

【0003】従来、シリコン層のエッチング時には、光
リソグラフィ技術でパタンニングされてなるホトレジス
トがマスクとして使用されるか、もしくはシリコン層上
に形成されたシリコン酸化膜またはシリコン窒化膜(以
下ではどちらも酸化膜で代表さす)がホトレジストをマ
スクに加工され、その後ホトレジストが除去されて酸化
膜がマスクとして使用されている。
Conventionally, at the time of etching a silicon layer, a photoresist formed by patterning by an optical lithography technique is used as a mask, or a silicon oxide film or a silicon nitride film formed on the silicon layer (hereinafter, both are oxidized. A typical example is a film, which is processed using a photoresist as a mask, and then the photoresist is removed and the oxide film is used as a mask.

【0004】ホトレジストをマスクとして使用した場
合、利点としては最小限の工程数で加工が行えること、
および加工対象の表面に凹凸があってもパタンニングに
支障が少ないことが挙げられる。一方、欠点としては、
シリコン層の加工中にホトレジストがエッチングされ寸
法変換差の原因になることが挙げられる。酸化膜をマス
クとして使用した場合、利点としてはシリコン層の加工
中にほとんどエッチングを受けないので、寸法変換差の
減少に有利であること、欠点としては、加工に必要な工
程数がホトレジストのみに比較して増加すること、およ
び加工表面に凹凸があると酸化膜マスクの加工時に段差
の部分で取り残しが発生する可能性があることである。
The advantage of using a photoresist as a mask is that it can be processed in a minimum number of steps.
Moreover, even if the surface of the object to be processed has irregularities, there is little trouble in patterning. On the other hand, the drawback is that
It is possible that the photoresist is etched during the processing of the silicon layer, which causes a difference in size conversion. The advantage of using an oxide film as a mask is that it is hardly etched during the processing of the silicon layer, which is advantageous in reducing the difference in dimension conversion.The disadvantage is that the number of steps required for processing is limited to photoresist. In comparison, there is a possibility that the unevenness may be left on the step portion when the oxide film mask is processed if the processed surface has irregularities.

【0005】[0005]

【発明が解決しようとする課題】このようなことから、
微細加工用のマスクとしては、ホトレジストの有するエ
ッチングマスクとしての簡易性と表面段差に対する適合
性,および酸化膜の高エッチ耐性の両方を満足するマス
クが望ましい。本発明は以上の点に鑑みてなされたもの
で、その目的は、微細加工用のマスクとして50Å以下
の極めて薄い酸化膜を用いることにより、上述したホト
レジストと酸化膜の欠点を解消したシリコンの精密加工
方法を提供することにある。
DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
As a mask for fine processing, it is desirable to use a mask that satisfies both the simplicity of an etching mask of a photoresist, suitability for surface steps, and high etch resistance of an oxide film. The present invention has been made in view of the above points, and an object of the present invention is to achieve the precision of silicon which eliminates the above-mentioned defects of the photoresist and the oxide film by using an extremely thin oxide film of 50 Å or less as a mask for fine processing. It is to provide a processing method.

【0006】[0006]

【課題を解決するための手段】上記の目的を達成するた
め本発明は、ウエハ主面上にシリコン層,シリコン酸化
膜(あるいはシリコン窒化膜),レジスト層を順次形成
し、このレジスト層をリソグラフィ技術によってパタン
形成したのち、このレジストパタンをマスクとして、シ
リコン酸化膜(あるいはシリコン窒化膜)をエッチング
によりパタン形成する。そして、このレジストパタンと
パタン形成されてなるシリコン酸化膜(あるいはシリコ
ン窒化膜)をマスクとしてシリコン層を予めハロゲン化
ガスによるプラズマエッチング法でエッチングしたう
え、ハロゲン化ガスと酸素を含むプラズマエッチング法
によりエッチングすることを特徴とするものである。
In order to achieve the above-mentioned object, the present invention forms a silicon layer, a silicon oxide film (or a silicon nitride film), and a resist layer in sequence on the main surface of a wafer, and forms the resist layer by lithography. After forming the pattern by the technique, the silicon oxide film (or the silicon nitride film) is formed by etching using the resist pattern as a mask. Then, using the resist pattern and the silicon oxide film (or silicon nitride film) formed by the pattern as a mask, the silicon layer is preliminarily etched by a plasma etching method using a halogenated gas, and then a plasma etching method containing a halogenated gas and oxygen is performed. It is characterized by etching.

【0007】また、本発明の別の発明は、上記のものに
おいてレジストパタンの除去後、パタン形成されてなる
シリコン酸化膜(あるいはシリコン窒化膜)をマスクと
してシリコン層を予めハロゲン化ガスによるプラズマエ
ッチング法でエッチングしたうえ、ハロゲン化ガスと酸
素を含むプラズマエッチング法によりエッチングし、か
つ前記シリコン酸化膜(あるいはシリコン窒化膜)の厚
さを加工寸法の許容寸法変換差の半分以下としたことを
特徴とするものである。
Further, according to another invention of the present invention, after removing the resist pattern in the above-mentioned one, the silicon layer is preliminarily plasma-etched with a halogenated gas by using the silicon oxide film (or silicon nitride film) formed as a mask. Characterized by the fact that it is etched by a plasma etching method containing a halogenated gas and oxygen, and the thickness of the silicon oxide film (or silicon nitride film) is less than half the allowable size conversion difference of the processing size. It is what

【0008】[0008]

【作用】本発明においては、極めて薄いシリコン酸化膜
(あるいはシリコン窒化膜)をマスクとして、その酸化
膜とエッチング対象であるシリコン膜のエッチレート比
が十分に大きな値でエッチングできることを利用して、
シリコン膜をエッチングする際に、予めハロゲン化ガス
によるプラズマエッチングを行ったのち、ハロゲン化ガ
スと酸素の混合ガスによるプラズマエッチングを行うこ
とにより、段差のあるシリコン膜上でもシリコン酸化膜
のマスクを低寸法変換差で形成でき、さらに、シリコン
膜のエッチング中にマスク寸法の減少をなくすことがで
きる。
In the present invention, the fact that an extremely thin silicon oxide film (or silicon nitride film) can be used as a mask and the etching rate ratio between the oxide film and the silicon film to be etched can be sufficiently large is utilized.
When etching the silicon film, plasma etching with a halogenated gas is performed in advance, and then plasma etching with a mixed gas of a halogenated gas and oxygen is performed to lower the mask of the silicon oxide film even on a stepped silicon film. It can be formed by the dimension conversion difference, and further, the reduction of the mask dimension can be eliminated during the etching of the silicon film.

【0009】[0009]

【実施例】次に本発明の実施例を説明するまえに、本発
明の原理および作用効果について説明する。本発明は、
ハロゲン化ガスのプラズマエッチング法によるシリコン
膜のエッチング中に、反応生成物であるシリコンのハロ
ゲン化物がマスクとなる酸化膜のエッチング速度を増加
させること、ハロゲン化ガスと酸素を含むプラズマエッ
チング法によるシリコン膜のエッチングではプラズマに
対して露出してなるマスク用酸化膜上へ、反応生成物が
酸素と反応してシリコン酸化物として堆積すること、お
よびハロゲン化ガスと酸素の混合ガスプラズマにおいて
シリコン膜のエッチングが進行する最大酸素混合比はイ
オンのシリコン膜への加速エネルギーおよびシリコン膜
表面でのハロゲンと酸素の密度比に依存するという発見
に基づいてなされたものである。
EXAMPLES Before explaining the examples of the present invention, the principle and operational effects of the present invention will be explained. The present invention is
Increasing the etching rate of the oxide film that serves as a mask by the reaction product silicon halide during the etching of the silicon film by the plasma etching method of the halogen gas, and the silicon by the plasma etching method containing the halogen gas and oxygen. In the etching of the film, the reaction product reacts with oxygen and deposits as silicon oxide on the mask oxide film exposed to the plasma, and in the mixed gas plasma of halogenated gas and oxygen, the silicon film of the silicon film is removed. It was made based on the finding that the maximum oxygen mixing ratio at which etching proceeds depends on the acceleration energy of ions to the silicon film and the density ratio of halogen and oxygen on the silicon film surface.

【0010】例えば、ECRプラズマエッチング装置で
酸化膜をマスクにシリコン膜をエッチングする場合、エ
ッチングガスとして塩素と酸素の混合ガスを用いると、
酸素混合比を増加させるとシリコン膜のエッチングはほ
とんど変化しないが、マスクとなる酸化膜上にはシリコ
ン酸化物が堆積するので、その酸化膜マスクをほとんど
エッチングすることなくシリコン膜をエッチングでき
る。この場合、あらかじめ塩素ガスによりエッチングを
行ってから塩素と酸素の混合ガスによるエッチングを行
うと、シリコン膜表面の自然酸化物等によるエッチング
残渣の発生を防止できる。
For example, when etching a silicon film with an oxide film as a mask in an ECR plasma etching apparatus, if a mixed gas of chlorine and oxygen is used as an etching gas,
When the oxygen mixing ratio is increased, the etching of the silicon film hardly changes, but since silicon oxide is deposited on the oxide film serving as a mask, the silicon film can be etched with almost no etching of the oxide film mask. In this case, etching with chlorine gas in advance and then etching with a mixed gas of chlorine and oxygen can prevent generation of etching residues due to natural oxides or the like on the surface of the silicon film.

【0011】この予め行う塩素ガスによるエッチング時
にはシリコンの反応生成物が酸化膜のエッチング速度を
増加させるので、マスクとなる酸化膜厚との兼ね合いは
パタンニングしたウエハをエッチングして実験的に決定
する必要がある。実験によれば、シリコン膜のエッチン
グ中における酸化膜のエッチング速度が20Å/分,シ
リコンのエッチング速度が350Å/分の条件で1分間
エッチングを行えば、引き続いて酸化膜上にシリコン酸
化物が堆積する条件で塩素と酸素によるエッチングを行
っても、4インチウエハ全面において残渣のないエッチ
ングが定常的に得られた。したがって、シリコン膜のエ
ッチングに必要な酸化膜の膜厚としては20Å以上あれ
ばよい。
Since the reaction product of silicon increases the etching rate of the oxide film during the etching with chlorine gas performed in advance, the balance with the oxide film thickness serving as a mask is experimentally determined by etching the patterned wafer. There is a need. According to the experiment, if the etching rate of the oxide film during the etching of the silicon film is 20 Å / min and the etching rate of the silicon is 350 Å / min for 1 minute, the silicon oxide is continuously deposited on the oxide film. Even if etching with chlorine and oxygen was carried out under the above conditions, residue-free etching was constantly obtained on the entire surface of the 4-inch wafer. Therefore, the film thickness of the oxide film required for etching the silicon film may be 20 Å or more.

【0012】この場合、マージンをもってマスクとなる
酸化膜の膜厚を50Åとしても、ホトレジストをマスク
に用いて酸化膜の加工を行なう際、異方性プラズマエッ
チングで行っても、等方性エッチングで行っても線幅の
変換差は100Åを越えないで実現できる。特にシリコ
ン膜表面に段差があると、酸化膜の異方性エッチングで
は完全に除去するまでに多大のオーバーエッチングを必
要とする場合が考えられるが、その場合でも酸化膜厚が
50Åと極めて薄いので、必要なオーバーエッチング量
が少なくて済むか、もしくは僅かの等方的な酸化膜のエ
ッチングにより段差部を含めて除去の必要な部分を完全
に除去できる。一般に集積回路におけるパタンの加工精
度の要求値としては、最小線幅の±15%以内の寸法変
換差が標準的な目標となっており、線幅の変換差が10
0Åと言う値は、最小線幅が約700Åのパタンに対す
る加工精度の要求値を満足することを意味する。
In this case, even if the thickness of the oxide film serving as a mask with a margin is 50Å, when the oxide film is processed using the photoresist as a mask, anisotropic plasma etching or isotropic etching can be performed. Even if it goes, the conversion difference of the line width can be realized without exceeding 100Å. In particular, if there is a step on the surface of the silicon film, it may be necessary to carry out a large amount of over-etching to completely remove it by anisotropic etching of the oxide film. The required amount of over-etching may be small, or a slight isotropic etching of the oxide film can completely remove the portion including the step portion that needs to be removed. Generally, as a required value of pattern processing accuracy in an integrated circuit, a dimensional conversion difference within ± 15% of a minimum line width is a standard target, and a line width conversion difference is 10 or less.
A value of 0Å means that the minimum line width satisfies the required value of processing accuracy for a pattern of about 700Å.

【0013】また、シリコン膜のエッチング時にホトレ
ジストは除去する必要はなく、その場合には、シリコン
エッチング時にホトレジストはエッチングを受けて後退
するので、マスクとなる酸化膜の端の部分がプラズマに
曝される。その時、プラズマに曝される酸化膜はエッチ
ング中にも除去されずに残るので、エッチングによる寸
法変換差はない。
Further, it is not necessary to remove the photoresist at the time of etching the silicon film. In that case, since the photoresist is etched and recedes at the time of etching the silicon, the end portion of the oxide film serving as the mask is exposed to the plasma. It At that time, the oxide film exposed to the plasma remains without being removed during the etching, so that there is no dimensional conversion difference due to the etching.

【0014】一方、ホトレジストを除去してマスク用酸
化膜のみでシリコン膜をエッチングする場合には、EC
Rプラズマエッチング法のように、低加速エネルギー
(10〜50eV)のエッチングでは、そのマスク厚が
薄い故の利点を享受できるので以下に詳細に説明する。
On the other hand, when the photoresist is removed and the silicon film is etched only by the oxide film for the mask, EC
Etching with a low acceleration energy (10 to 50 eV) like the R plasma etching method can enjoy the advantage of having a small mask thickness, and thus will be described in detail below.

【0015】プラズマからシリコン膜に入射してくる粒
子には正イオン,負イオン,中性粒子,電子,光子があ
る。このうち正イオンはシースで加速され、負イオンと
電子はシースで減速される。中性粒子には加減速中のイ
オンが電子などと衝突して中性化した速度分布に異方性
を有するもの、および速度分布が等方的なものとがあ
る。こうした粒子がシリコン膜のエッチングに影響する
が、特にシリコン膜をオーバーエッチングする場合で
は、ホトレジストであれ、酸化膜であれ電気的絶縁物で
あるので、表面にはチャージアップが発生しやすい。た
だし、プラズマに曝された絶縁物の上面でチャージアッ
プが発生しそうになると、電荷中性を保つ作用によりチ
ャージアップする電荷とは反対の導電性をもった粒子が
やってくるので、チャージアップは解消される。
Particles entering the silicon film from plasma include positive ions, negative ions, neutral particles, electrons, and photons. Among them, positive ions are accelerated by the sheath, and negative ions and electrons are decelerated by the sheath. The neutral particles include those having anisotropy in the velocity distribution neutralized by the collision of ions during acceleration and deceleration with electrons, and those having an isotropic velocity distribution. These particles affect the etching of the silicon film, but especially when the silicon film is over-etched, since it is an electrical insulator regardless of whether it is a photoresist or an oxide film, charge-up is likely to occur on the surface. However, when charge-up is likely to occur on the upper surface of the insulator exposed to plasma, particles with a conductivity opposite to the charge that is charged up by the action of maintaining charge neutrality come in, so the charge-up is resolved. It

【0016】ところが、正イオンと電子との速度分布は
異なるので、マスクの側面では、電荷中和を保つ作用は
チャージアップを完全には解消できない。そのためマス
ク側面ではシース中の減速により速度分布の広がった電
子の入射量が最も多く負に帯電する。その結果、マスク
側面およびオーバーエッチング中のシリコン膜側面には
クーロン相互作用とイオンの慣性により正イオンの入射
量が増大し、サイドエッチングの原因となる。この場
合、マスク厚が薄いほどマスク側面の帯電量は少なくな
り、サイドエッチングの原因としての作用は軽減され
る。また、マスク厚が薄い程、隣接パタン間のアスペク
ト比(エッチング深さに対するエッチング間隔の比)は
低減するので、いわゆるマイクロローディング効果も低
減できる利点を有する。
However, since the velocity distributions of positive ions and electrons are different, the action of maintaining charge neutralization cannot completely eliminate charge-up on the side surface of the mask. Therefore, on the side surface of the mask, the amount of electrons having a wide velocity distribution is negatively charged due to deceleration in the sheath. As a result, the amount of positive ions incident on the side surface of the mask and the side surface of the silicon film during overetching increases due to Coulomb interaction and the inertia of the ions, which causes side etching. In this case, the thinner the mask thickness, the smaller the charge amount on the side surface of the mask, and the less the effect of causing side etching. Further, the thinner the mask thickness, the smaller the aspect ratio between adjacent patterns (the ratio of the etching interval to the etching depth), so that the so-called microloading effect can be reduced.

【0017】また、50Å以下の酸化膜はシリコンの熱
酸化によってシリコン基板内の不純物分布にほとんど影
響を与えずに形成できるので、急峻な不純物分布および
低温処理を必要とする微細MOSトランジスタや耐放射
線素子の加工にも適合する。さらに、リンまたはボロン
をドープしたシリコン膜を熱酸化により活性化して導電
性を与えておけば、シリコン膜の側壁の帯電もなくなる
ので、サイドエッチング防止に役立つ。
Further, since an oxide film having a thickness of 50 Å or less can be formed by the thermal oxidation of silicon with almost no influence on the impurity distribution in the silicon substrate, a fine MOS transistor and a radiation resistant structure which require a steep impurity distribution and low temperature treatment. Also suitable for device processing. Furthermore, if the silicon film doped with phosphorus or boron is activated by thermal oxidation to give conductivity, the side wall of the silicon film is also prevented from being charged, which helps prevent side etching.

【0018】実施例1 図1は、本発明によるシリコン膜の精密加工方法の第1
の実施例を工程順に説明するための原理図である。ウエ
ハ1の主面にはその絶縁膜となるシリコン酸化膜2,加
工対象の電極となるシリコン膜3が例えば4000Å形
成されている(図1(a) )。このウエハを例えば750
℃,1時間酸化してシリコン膜3の表面に膜厚50Åの
シリコン酸化膜4を形成する(図1(b) )。そして、電
極となるシリコン膜3上にはリソグラフィ技術にてホト
レジスト5をパタンニングする(図1(c) )。このウエ
ハ主面を緩衝フッ酸液に浸漬してシリコン酸化膜4を加
工し、シリコン膜3のエッチングマスク40とする(図
1(d) )。
Example 1 FIG. 1 shows a first example of a precision processing method for a silicon film according to the present invention.
FIG. 3 is a principle diagram for explaining the embodiment of FIG. A silicon oxide film 2 serving as an insulating film and a silicon film 3 serving as an electrode to be processed are formed on the main surface of the wafer 1, for example, 4000 Å (FIG. 1 (a)). This wafer is, for example, 750
The silicon oxide film 4 having a film thickness of 50Å is formed on the surface of the silicon film 3 by oxidizing at 1 ° C. for 1 hour (FIG. 1 (b)). Then, a photoresist 5 is patterned on the silicon film 3 to be an electrode by a lithography technique (FIG. 1 (c)). The main surface of the wafer is dipped in a buffered hydrofluoric acid solution to process the silicon oxide film 4 to form an etching mask 40 for the silicon film 3 (FIG. 1 (d)).

【0019】このウエハ主面を、例えばECRプラズマ
エッチング装置において、Cl2 ガスを0.1mTor
r,マイクロ波入力350Wのプラズマに1分間曝して
シリコン膜3を約350Åエッチングする(図1
(e))。続いてCl2ガスを0.5mTorr,O2 ガス
を7%添加し、マイクロ波入力350Wのプラズマにて
シリコンのエッチング速度1000Å/分,SiO2
堆積速度30Å/分でエッチングすると、約4分後には
シリコン膜はエッチングされてシリコンのエッチング生
成物はプラズマ中に供給されなくなるので、酸化膜マス
ク40上へのSiO2の堆積は終了し、しかる後その酸
化膜40をマスクとしてエッチングに転じて、加工すべ
きパタン形状をシャープに形成する(図1(f))。
Cl 2 gas was applied to the main surface of the wafer in an ECR plasma etching apparatus at 0.1 mTorr.
The silicon film 3 is etched by about 350 Å by exposing it to plasma having a microwave input of 350 W for 1 minute (see FIG. 1).
(e)). Subsequently, when Cl 2 gas was added at 0.5 mTorr and O 2 gas was added at 7% and etching was performed with a microwave input of 350 W at a silicon etching rate of 1000 Å / min and a SiO 2 deposition rate of 30 Å / min, it took about 4 minutes. After that, the silicon film is etched and the etching product of silicon is not supplied to the plasma, so that the deposition of SiO 2 on the oxide film mask 40 is completed, and then the oxide film 40 is used as a mask for etching. The pattern shape to be processed is sharply formed (Fig. 1 (f)).

【0020】その場合のSiO2 のエッチング速度はお
よそ2Å/分と極めて低い。また、酸素ガスを添加する
ことによりホトレジスト5のエッチング速度は増加し、
レジストの膜厚および線幅とも減少し、シリコン酸化膜
のマスク40の加工パタンはその端をプラズマに露出す
るが、エッチングされないのでシリコンエッチングのマ
スクとして作用する。
In this case, the etching rate of SiO 2 is extremely low, about 2Å / min. Moreover, the etching rate of the photoresist 5 is increased by adding oxygen gas,
Both the film thickness and line width of the resist are reduced, and the processing pattern of the mask 40 of the silicon oxide film exposes its end to the plasma, but since it is not etched, it acts as a mask for silicon etching.

【0021】このように本実施例によると、シリコン膜
3上に50Åと極めて薄いシリコン酸化膜4つまり酸化
膜マスク40を形成し、これをマスクとしてシリコン膜
3を予め塩素ガスによるプラズマエッチング法でエッチ
ングしたうえ、引き続き塩素ガスと酸素を含むプラズマ
エッチング法でエッチングすることにより、シリコン膜
のエッチング中のホトレジストのエッチングによる後退
をシリコン膜の加工精度と無関係にできる。また、シリ
コン酸化膜4の膜厚が極めて薄いので、等方的なエッチ
ングによる除去によっても加工による線幅減少量をその
膜厚の2倍の100Å程度に抑えることができ、さらに
等方的なエッチングであればシリコン膜3の表面に凹凸
があっても加工残りの発生する可能性がないという特徴
を有している。勿論、シリコン膜3の表面段差が異方性
エッチングによるシリコン膜の加工に支障のない範囲で
あれば、異方性エッチングによりオングストロームオー
ダーの微小な寸法変換差が実現できる。
As described above, according to this embodiment, the extremely thin silicon oxide film 4 of 50 Å, that is, the oxide film mask 40 is formed on the silicon film 3, and the silicon film 3 is preliminarily subjected to the plasma etching method using chlorine gas using this as a mask. By performing etching by the plasma etching method containing chlorine gas and oxygen after the etching, the recession due to the etching of the photoresist during the etching of the silicon film can be made independent of the processing accuracy of the silicon film. Further, since the silicon oxide film 4 is extremely thin, even if it is removed by isotropic etching, the line width reduction amount due to processing can be suppressed to about 100 Å, which is twice the film thickness. With etching, even if the surface of the silicon film 3 has irregularities, there is no possibility that processing residue will occur. Of course, if the surface step of the silicon film 3 is in a range that does not hinder the processing of the silicon film by anisotropic etching, a minute dimensional conversion difference of the angstrom order can be realized by anisotropic etching.

【0022】実施例2 図2は、本発明の第2の実施例を示す図1相当の工程断
面図である。図1の実施例との相違点は、図2(d)(図
1(d)に相当)のシリコン酸化膜4がマスク40として
加工された時点の後、濃硫酸と過酸化水素水の混合液に
5秒間浸漬してホトレジスト5を除去し(図2(e) )、
水洗後、続いて0.5%,22℃の希フッ酸に5秒間浸
漬してシリコン膜3の表面に形成されてなるシリコンの
酸化物6を除去して(図2(f) )、しかる後にシリコン
膜3のプラズマエッチングを行うという点である。この
場合、前記酸化膜マスク40は最初のCl2 ガスによる
エッチングで20Åエッチングされ、その膜厚は30Å
となる(図2(g))。
Embodiment 2 FIG. 2 is a process sectional view corresponding to FIG. 1 showing a second embodiment of the present invention. The difference from the embodiment of FIG. 1 is that after the silicon oxide film 4 of FIG. 2D (corresponding to FIG. 1D) is processed as a mask 40, the mixture of concentrated sulfuric acid and hydrogen peroxide solution is mixed. Dip in the solution for 5 seconds to remove the photoresist 5 (Fig. 2 (e)),
After washing with water, the silicon oxide 6 formed on the surface of the silicon film 3 is removed by dipping in dilute hydrofluoric acid at 0.5% and 22 ° C. for 5 seconds (FIG. 2 (f)). The point is that the silicon film 3 is plasma-etched later. In this case, the oxide film mask 40 is etched by 20Å by the first etching with Cl 2 gas, and its film thickness is 30Å.
(Fig. 2 (g)).

【0023】続いて、Cl2とO2の混合ガスによるシリ
コン膜3のエッチング中にそのシリコンのエッチング生
成物と酸素との反応生成物が酸化膜マスク40上に堆積
し、酸化膜マスクの膜厚は増加する。そして、シリコン
酸化膜のオーバーエッチング時には酸化膜マスク40は
再びエッチングを受けるが、そのエッチング速度は2Å
/分と少ないので、マスクとしての作用はオーバーエッ
チング中も十分に残る(図2(h))。
Subsequently, during the etching of the silicon film 3 with the mixed gas of Cl 2 and O 2 , the reaction product of the etching product of silicon and oxygen is deposited on the oxide film mask 40, and the film of the oxide film mask is deposited. Thickness increases. When the silicon oxide film is over-etched, the oxide film mask 40 is again etched, but the etching rate is 2Å
Since it is as small as / minute, the function as a mask remains sufficiently during overetching (FIG. 2 (h)).

【0024】このように本実施例においても、上記実施
例1と同様に、50Åという極めて薄い酸化膜をマスク
としてシリコン膜のエッチングが可能である。さらに、
その酸化膜マスクの膜厚が薄いことから、パタン間隔が
狭くなってもアスペクト比の増加は少なくて済むので、
マイクロローディング効果が発生しにくいこと、および
酸化膜側壁の帯電によるイオン軌道への影響がなくなる
ことから、オーバーエッチング時においてもシリコン膜
側壁にアンダーカットが発生しにくいという特徴を有し
ている。
As described above, also in this embodiment, the silicon film can be etched using the extremely thin oxide film of 50 Å as a mask, as in the first embodiment. further,
Since the thickness of the oxide film mask is thin, the increase in aspect ratio can be small even if the pattern interval is narrowed.
Since the microloading effect is unlikely to occur and the side wall of the oxide film has no influence on the ion trajectory, undercutting is unlikely to occur on the side wall of the silicon film even during overetching.

【0025】さらに、塩素と酸素の混合ガスでシリコン
膜をプラズマエッチングする場合、このシリコン膜のエ
ッチングが進行する最大の酸素添加量はそのシリコン表
面に形成されるシリコン酸化物または酸素吸着を入射イ
オンがスパッタリングまたはエッチングできるか否かに
依存しているので、シリコン側面への入射粒子のエネル
ギーが側壁の帯電防止により低下すると、水平面では入
射粒子によるシリコン酸化物のエッチングが優勢になっ
てエッチングが進行するが、側面ではシリコン酸化物の
形成または酸素の吸着が優勢になって側面でのエッチン
グが防止され、シリコン層のサイドエッチングの発生し
ない条件が存在する。
Further, when plasma etching a silicon film with a mixed gas of chlorine and oxygen, the maximum amount of oxygen added for the etching of the silicon film is the silicon oxide formed on the surface of the silicon or the oxygen adsorbed by the incident ions. Depends on whether or not the particles can be sputtered or etched, so when the energy of the incident particles on the silicon side surface decreases due to the antistatic side wall, the etching of silicon oxide by the incident particles becomes dominant on the horizontal plane, and the etching progresses. However, there is a condition that the formation of silicon oxide or the adsorption of oxygen becomes dominant on the side surface to prevent the etching on the side surface and the side etching of the silicon layer does not occur.

【0026】なお、上記実施例はECRプラズマ装置を
用いて説明したが、これはECRプラズマ装置において
はイオンの衝突エネルギーが低くシリコンと酸化膜との
エッチング選択比が得易い点からである。また、上記実
施例は酸化膜厚が50Åの場合を説明したが、これは自
然酸化膜等によるシリコン層のエッチング残渣の発生を
抑える目的で、シリコン膜のエッチング当初に行うイン
サイチューの表面エッチングによるものであり、全ての
処理を真空容器内で行うといった、シリコン層表面が大
気、特に水分に曝されない処置をすれば、さらに薄い膜
厚でエッチングできる。
The above embodiment has been described by using the ECR plasma device, but this is because the ion collision energy is low and the etching selection ratio between the silicon and the oxide film is easily obtained in the ECR plasma device. Further, although the above-mentioned embodiment has explained the case where the oxide film thickness is 50Å, this is performed by in-situ surface etching performed at the beginning of etching the silicon film for the purpose of suppressing generation of etching residue of the silicon layer due to a natural oxide film or the like. However, if the surface of the silicon layer is not exposed to the atmosphere, especially moisture, such that all the processing is performed in a vacuum container, etching can be performed with a thinner film thickness.

【0027】この場合、シリコン層のエッチングを行い
ながら、酸化膜上にはシリコン酸化物を堆積できるの
で、酸化膜厚としては1分子層あればよく、パタンニン
グの手段としてもホトレジストプロセスに限らず、イオ
ンや電子等の粒子ビームやSTM等を用いてシリコン酸
化膜を直接除去することによる描画を用いたり、反対に
シリコン酸化膜を直接形成することによる描画を用いる
ことも可能であることを指摘しておく。本発明は、EC
Rプラズマ装置に限定されるものではなく、その要旨を
逸脱しない範囲において種々の装置に適用可能であるこ
とは勿論である。
In this case, since the silicon oxide can be deposited on the oxide film while the silicon layer is being etched, the oxide film thickness may be one molecular layer, and the patterning means is not limited to the photoresist process. It is also possible to use drawing by directly removing the silicon oxide film using a particle beam of ions or electrons or STM, or conversely, drawing by directly forming the silicon oxide film can be used. I'll do it. The present invention is an EC
The invention is not limited to the R plasma apparatus and can be applied to various apparatuses without departing from the scope of the invention.

【0028】[0028]

【発明の効果】以上説明したように本発明は、微細加工
用のマスクとして50Å以下の極めて薄いシリコン酸化
膜を用い、その酸化膜とエッチング対象であるシリコン
膜のエッチレート比が十分に大きな値でエッチングでき
ることを利用して、シリコン膜を、予めハロゲン化ガス
によるプラズマエッチング法でエッチングしたのち、続
いてハロゲン化ガスと酸素ガスによるプラズマエッチン
グ法でエッチングすることにより、段差のあるシリコン
膜上でもシリコン酸化膜のマスクを低寸法変換差で形成
でき、かつシリコン膜のエッチング中にマスク寸法の減
少を少なくすることが可能になった。
As described above, according to the present invention, an extremely thin silicon oxide film having a thickness of 50 Å or less is used as a mask for fine processing, and the etching rate ratio between the oxide film and the silicon film to be etched is a sufficiently large value. By utilizing the fact that the silicon film can be etched with a plasma etching method using a halogenated gas in advance, and then a plasma etching method using a halogenated gas and an oxygen gas, the silicon film can be etched even on a stepped silicon film. It has become possible to form a mask of a silicon oxide film with a small size conversion difference, and to reduce the reduction of the mask size during etching of the silicon film.

【0029】したがって、簡易性と汎用性に優れる通常
のホトレジストを用いたリソグラフィ技術でも、シリコ
ン膜の高精度加工,下地酸化膜との高エッチング選択比
加工が可能になる。その結果、製造工程の大幅な変更な
しで、集積回路の高性能化が可能になり、マイクロマシ
ンに適用すればその微細化が可能になる。
Therefore, even with a lithography technique using a normal photoresist which is excellent in simplicity and versatility, it is possible to process a silicon film with high precision and a high etching selection ratio with an underlying oxide film. As a result, it is possible to improve the performance of the integrated circuit without drastically changing the manufacturing process, and it is possible to miniaturize the integrated circuit when applied to a micromachine.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明によるシリコンの精密加工方法の第1の
実施例を工程順に説明するための構造断面図である。
FIG. 1 is a structural cross-sectional view for explaining a first embodiment of a silicon precision machining method according to the present invention in the order of steps.

【図2】本発明による第2の実施例を説明する図1相当
の構造断面図である。
FIG. 2 is a structural sectional view corresponding to FIG. 1 for explaining a second embodiment according to the present invention.

【符号の説明】[Explanation of symbols]

1 ウエハ 2 絶縁膜 3 シリコン膜 4 シリコン酸化膜 5 ホトレジスト 6 シリコンの酸化物 40 シリコン酸化膜マスク 1 Wafer 2 Insulating Film 3 Silicon Film 4 Silicon Oxide Film 5 Photoresist 6 Silicon Oxide 40 Silicon Oxide Film Mask

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 ウエハ主面上にシリコン層と,このシリ
コン層上にシリコン酸化物あるいはシリコン窒化物から
なる膜とレジスト層を順次形成する工程と、 前記レジスト層をリソグラフィ技術によってパタン形成
する工程と、 前記レジストパタンをマスクとして、前記シリコン酸化
物あるいはシリコン窒化物からなる膜をエッチングによ
りパタン形成する工程と、 前記レジストパタンとパタン形成されてなるシリコン酸
化膜あるいはシリコン窒化膜をマスクとして前記シリコ
ン層を予めハロゲン化ガスによるプラズマエッチング法
でエッチングしたうえ、続いてハロゲン化ガスと酸素を
含むプラズマエッチング法によりエッチングする工程と
を備えることを特徴とするシリコンの精密加工方法。
1. A step of sequentially forming a silicon layer on a main surface of a wafer, a film made of silicon oxide or silicon nitride and a resist layer on the silicon layer, and a step of patterning the resist layer by a lithography technique. And a step of forming a film of the silicon oxide or silicon nitride by etching using the resist pattern as a mask, and the silicon using the resist pattern and the silicon oxide film or silicon nitride film formed by the pattern as a mask. And a step of etching the layer by a plasma etching method using a halogenated gas in advance, and then etching the layer by a plasma etching method containing a halogenated gas and oxygen.
【請求項2】 ウエハ主面上にシリコン層と,このシリ
コン層上にシリコン酸化物あるいはシリコン窒化物から
なる膜とレジスト層を順次形成する工程と、 前記レジスト層をリソグラフィ技術によってパタン形成
する工程と、 前記レジストパタンをマスクとして、前記シリコン酸化
物あるいはシリコン窒化物からなる膜をエッチングによ
りパタン形成する工程と、 前記レジストパタンを除去する工程と、 前記パタン形成されてなるシリコン酸化膜あるいはシリ
コン窒化膜をマスクとして前記シリコン層を予めハロゲ
ン化ガスによるプラズマエッチング法でエッチングした
うえ、続いてハロゲン化ガスと酸素を含むプラズマエッ
チング法によりエッチングする工程とを備え、 前記シリコン酸化膜あるいはシリコン窒化膜の厚さが加
工寸法の許容寸法変換差の半分以下であることを特徴と
するシリコンの精密加工方法。
2. A step of sequentially forming a silicon layer on the main surface of the wafer, a film of silicon oxide or silicon nitride and a resist layer on the silicon layer, and a step of patterning the resist layer by a lithography technique. And a step of forming a pattern by etching a film made of the silicon oxide or silicon nitride by using the resist pattern as a mask, a step of removing the resist pattern, a silicon oxide film formed by the pattern formation or a silicon nitride film. A step of etching the silicon layer with a film as a mask in advance by a plasma etching method using a halogenated gas, and subsequently etching the silicon layer by a plasma etching method containing a halogenated gas and oxygen; Thickness is the processing size Precision machining method of silicon, characterized in that less than half of the pattern shift.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1987000797A1 (en) * 1985-08-10 1987-02-12 Fuji Kagakushi Kogyo Co., Ltd. Heat-sensitive melt-transfer recording medium
US5700584A (en) * 1994-03-25 1997-12-23 Fujicopian Co., Ltd. Thermal transfer recording medium
WO2003088362A1 (en) * 2002-04-16 2003-10-23 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
JP2005279923A (en) * 2004-03-29 2005-10-13 Northrop Grumman Corp Micro electric machine system
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US9048314B2 (en) 2005-02-23 2015-06-02 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9190518B2 (en) 2004-10-25 2015-11-17 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9224754B2 (en) 2008-06-23 2015-12-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP2016037625A (en) * 2014-08-06 2016-03-22 キヤノン株式会社 Etching method and method of manufacturing liquid discharge head substrate
US9806195B2 (en) 2005-06-15 2017-10-31 Intel Corporation Method for fabricating transistor with thinned channel

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1987000797A1 (en) * 1985-08-10 1987-02-12 Fuji Kagakushi Kogyo Co., Ltd. Heat-sensitive melt-transfer recording medium
US5700584A (en) * 1994-03-25 1997-12-23 Fujicopian Co., Ltd. Thermal transfer recording medium
WO2003088362A1 (en) * 2002-04-16 2003-10-23 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
US7151035B2 (en) 2002-04-16 2006-12-19 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
KR100845963B1 (en) * 2002-04-16 2008-07-11 가부시끼가이샤 르네사스 테크놀로지 Semiconductor device and manufacturing method thereof
CN100452426C (en) * 2002-04-16 2009-01-14 株式会社瑞萨科技 Semiconductor device and its manufacturing method
JP2005279923A (en) * 2004-03-29 2005-10-13 Northrop Grumman Corp Micro electric machine system
US10236356B2 (en) 2004-10-25 2019-03-19 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9741809B2 (en) 2004-10-25 2017-08-22 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9190518B2 (en) 2004-10-25 2015-11-17 Intel Corporation Nonplanar device with thinned lower body portion and method of fabrication
US9048314B2 (en) 2005-02-23 2015-06-02 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US10121897B2 (en) 2005-02-23 2018-11-06 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9368583B2 (en) 2005-02-23 2016-06-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9614083B2 (en) 2005-02-23 2017-04-04 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9748391B2 (en) 2005-02-23 2017-08-29 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US9806195B2 (en) 2005-06-15 2017-10-31 Intel Corporation Method for fabricating transistor with thinned channel
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US9806193B2 (en) 2008-06-23 2017-10-31 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9450092B2 (en) 2008-06-23 2016-09-20 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US9224754B2 (en) 2008-06-23 2015-12-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP2016037625A (en) * 2014-08-06 2016-03-22 キヤノン株式会社 Etching method and method of manufacturing liquid discharge head substrate

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