JPH06149580A

JPH06149580A - ファジィ集合処理用演算装置、記憶装置および計算機システム

Info

Publication number: JPH06149580A
Application number: JP4298741A
Authority: JP
Inventors: Souzou Yamamoto; 創造山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-11-09
Filing date: 1992-11-09
Publication date: 1994-05-27
Anticipated expiration: 2013-09-17
Also published as: JP2798109B2

Abstract

(57)【要約】【目的】ファジィ集合の拡張原理に基づく演算を高速
に実行することを目的とする。【構成】データの基本処理単位をファジィ集合の要素
とグレードとの組とし、演算装置では要素演算部１とグ
レード演算部２との２つの演算部を設け、それぞれ対応
するフィールドのデータを演算する。メモリは要素をキ
ーとして検索可能な連想メモリとし、データが要素に関
して一意になるよう制御する。【効果】メモリと演算装置との間のデータのやりとり
が簡略化でき、拡張原理に基づくファジィ集合演算の高
速な処理が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファジィ演算、特に拡
張原理に基づくファジィ演算を行なうことを可能とする
計算機システムに関するものである。

【０００２】

【従来の技術】ファジィ理論の応用の進展にともなっ
て、ファジィ推論部分の処理をハードウェア的に実現す
ることは一般に行なわれるようになった(特開平2-22402
9 「ディジタルファジィ回路」など参照)。しかし、フ
ァジィ推論部分の実行だけでは推論ルールやメンバーシ
ップ関数の学習や数値演算の処理を含む幅広いアプリケ
ーションをカバーするのに十分でない。そこで、ファジ
ィ処理の高速性と汎用性とを兼ね備えるために、一般の
ＣＰＵとファジィ推論専用回路の組合せを行なう方法
や、汎用ＣＰＵのインストラクションセットに最大値演
算（Ｍａｘ）と最小値演算（Ｍｉｎ）とを追加する方法
などが考えられている(例えば、国際ファジィ工学シン
ポジウム予稿集、第３８７頁から第３９８頁（Proc. of
the International Fuzzy Engineering Symposium 91
pp. 387-398））。

【０００３】以上に示したハードウェアによる実現は、
いずれもファジィ推論を中心に考慮したものであり、フ
ァジィ推論の実行を高速に行なうことを目的としてい
る。しかし、ファジィ理論の応用はファジィ推論のみで
はなく、ＯＲへの応用やエキスパートシステムとの融合
などさまざまな分野で行なわれる。その中では、ファジ
ィ集合演算だけでなく、拡張原理に基づいたファジィ集
合の数としての演算が含まれる。拡張原理演算の演算は
次のように定義される。<e-op>を要素に対して演算<op>
を実行する拡張原理演算、<s-op>をグレードに対して演
算<op>を実行するファジィ集合演算とし、 G = Σ gx/x, H = Σ hy/y とすると、G <e-op> H は G <e-op> H = Σ (gx min hy) / (x <op> y) のようになる。一般的なファジィ推論などで用いられる
ファジィ集合演算では、x≡y とすると G <s-op> H = Σ (gx <op> hx)/x であり、要素の数がn個であればn回の演算を行なえばよ
い。これに対して、拡張原理による演算では、２つのフ
ァジィ集合の要素の全ての組合せに対して要素とグレー
ドの演算を行なう必要があり、演算量がｎの自乗のオー
ダで膨大になる。汎用ＣＰＵのインストラクションセッ
トに最大値演算と最小値演算を追加する方法では、グレ
ードの演算の部分を通常のＣＰＵによる演算に比較して
高速化することが出来る。

【０００４】

【発明が解決しようとする課題】しかし、上記に示した
構成の計算機システムでの演算では高速化の効果が十分
に現われない部分がある。その中の一つは、要素に関す
る演算とグレードに関する演算とを１つのＣＰＵで逐次
的に行なっていることである。要素の演算とグレードの
演算との間には相互の依存性はなく、本来は同時に演算
が可能なものである。

【０００５】もう一つの点は、メモリとＣＰＵとの間の
データの受け渡しとメモリへのデータの格納に関する問
題である。計算機上のファジィ集合の表現では、要素に
対して一意にデータの位置が特定されるように表現する
のが通常である。グレードと要素とが別々のデータで表
現されている場合、演算結果の格納は次のようなステッ
プで行なわれる。要素を指定して対応するグレードを読
み出し、あれば、読み出したグレードと新たなグレード
の最大値を演算し、読み出したグレードを最大値に更新
する。

【０００６】なければ、新たに要素とグレードを格納す
る。この操作は図７のステップＳ１〜Ｓ１６および図８
のステップＳ１〜Ｓ１３に示すように、繰り返しこの手
続きを行なわなければならず、特に拡張原理による演算
では全ての要素の組合せに対して必要なので多くの演算
時間を要する。

【０００７】本発明は上記従来の課題を解決するもの
で、計算機上で扱うデータの形式をファジィ集合表現に
適したものとし、演算装置やメモリ等をこれに応じて変
更し、これによってファジィ集合に対する演算を拡張原
理に基づく演算も含めて高速化し、しかも一般的な計算
を行う部分との整合性も保つことの出来るファジィ集合
処理用演算装置、記憶装置および計算機システムを提供
することを目的とする。

【０００８】

【課題を解決するための手段】本発明では、ファジィ集
合の全体集合の要素と対応するグレードとの組からなる
ワードを計算機上のデータの記憶・通信・処理の単位と
する。ＣＰＵのデータの入出力やメモリへの記憶は上記
のワードを単位として行なう。

【０００９】ＣＰＵの内部ではこれをグレード演算部と
要素演算部に割り振り、それぞれ与えられた命令に従っ
た演算を施す。

【００１０】メモリの入出力は要素とグレードとの組で
あるワードを単位として行ない、メモリ内部で要素に関
する同一性が保たれるようにメモリを構成する。

【００１１】

【作用】本発明では、ファジィ集合を全体集合の要素と
対応するグレードとを１ワードとして表現し、計算機の
構成要素をこのワードの操作に適したものとすることに
より、従来の構成では実行に複数のインストラクション
が必要であった処理を単一インストラクションで実行で
きるようになる。またメモリの入出力についても従来は
複数のインストラクションを必要としていた読み出し、
書き込みの処理が、１つのインストラクションを発行す
るだけで行なえるようになり、実行時間が大幅に短縮さ
れる。これにより、高速なファジィ集合演算を通常の計
算と並行して計算機システムの中で行なうことが容易と
なる。

【００１２】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１３】まず本発明の第１の実施例のファジィ集合
処理用演算装置について説明する。ファジィ集合の計算
機上での表現について示す。例えば、{0.2/2, 0.7/3, 1
/4,0.4/5}というファジィ集合があったとすると( 要素2
に対してグレード0.2, 要素3に対してグレード0.7 な
ど)、従来の計算機での表現では,全体集合を{1,2,3,4,
5,6,7}などと決め、それぞれの要素に対応するグレード
の行列で、{0, 0.2,0.7, 1, 0.4, 0, 0}などの形で記憶
することが多かった。これはファジィ集合演算を行なう
場合には要素を参照する必要がなく、グレードの値のみ
を参照するようにした方が効率が良いからである。しか
し、拡張原理による演算では、要素とグレードとを共に
演算の対象としなければならない。従って、記憶装置、
演算装置ともに、要素と対応するグレードとの組を処理
単位として構成するのが合理的である。したがってここ
では、ファジィ集合F は数個のワードからなっているも
として表現し、F={w(1),w(2),...,w(l)}、w(i)={g(i)/e
(i)}と記述することにする。ワードは全体集合の要素と
対応するグレードとを組にしたものである。

【００１４】演算装置の内部では入力されるデータをフ
ィールドで分け、グレード演算部と要素演算部に割り振
り、それぞれ与えられた命令に従った演算を施すように
構成する。以下、図１に従って内部の構成について説明
する。演算を行なう主要な構成要素は要素演算部１とグ
レード演算部２の２つで、これらは通常の演算装置の演
算ユニットにあたる。両演算部１、２で処理するデータ
は入力レジスタ３、４あるいは図示されない内部レジス
タから与えられる。入力レジスタ３、４は内部データバ
ス６とデータバッファ７を介して外部と接続される。要
素演算部１、グレード演算部２の出力は内部レジスタと
出力レジスタ５に与えられ、出力レジスタ５のデータは
再び内部データバス６とデータバッファ７を介して外部
に出力されるようになっている。データバッファ７、内
部データバス６、入力レジスタ３、４、出力レジスタ５
では全て要素とグレードとを並べたワードを単位として
扱う。たとえばこのワードが１６ビットであったとする
と、この内の８ビットを要素フィールド、残りの８ビッ
トをグレードフィールドに割り当て、要素フィールドと
グレードフィールドとを合わせたワードを単位としてや
りとりを行なう。演算部では要素フィールドとグレード
フィールドとをそれぞれ要素演算部１とグレード演算部
２で演算するので、入力レジスタ３、４および出力レジ
スタ５は、ワードを分解・合成する機能を持っている。

【００１５】例えば、入力レジスタ３に与えられたデー
タがwa={ga/ea}（ワードwaの要素フィールドがea、グレ
ードフィールドがgaであることを示す。）であり、入力
レジスタ４に与えられたデータがwb={gb/eb}であったと
する。このとき、要素演算部１にはeaとebが２つのオペ
ランドとして与えられ、グレード演算部２には、gaとgb
とが与えられる。そして両演算部で後述のような演算を
行なって出力レジスタに結果が出力される。eaとebを要
素演算部１で演算した結果がec、gaとgbをグレード演算
部２で演算した結果がgcであったとすると、出力レジス
タ５には、wc={gc/ec}が出力される。このワード全体の
幅は、外部の記憶装置とのやりとりを効率良くするため
に、１６ビット、３２ビットなどとするのが好ましい。

【００１６】内部データバス６や要素演算部１、グレー
ド演算部２を含めた全体は、命令バッファ８を介して外
部から与えられる命令に従って制御される。この命令は
命令デコーダ９で解釈され、その結果が各部に供給さ
れ、制御される。以下、本実施例の動作について説明す
る。

【００１７】ここでは２つのファジィ集合の間で拡張原
理に基づく演算をおこなう場合を例として説明する。演
算の対象になるファジィ集合をFA、FBとし、演算結果を
FCという名前で格納することにする。

【００１８】FA={wa(1),wa(2),...,wa(l)},w(i)={ga(i)
/ea(i)}とし、FB，FCについても同様に表すことにす
る。表現を一般的にするために演算の種類を<op>、拡張
原理によって<op>をファジィ集合の要素に適用する演算
を<e-op>と記す。

【００１９】こうすると、行なうべき演算はFC=FA <e-o
p> FB と書けて、これは実際には、

【００２０】

【数１】

【００２１】のように実行される。本実施例のワードに
よる表現を用いると、

【００２２】

【数２】

【００２３】となる。

【００２４】本実施例では、この wa(i) <e-op> wb(j)
を命令として受け取る。まず、データバッファ７を介
して外部データバスからデータが読み込まれる。入力レ
ジスタ３にはwa(i)が、入力レジスタ４にはwb(j)がそれ
ぞれ記憶される。次に、要素演算部１とグレード演算部
２が入力レジスタに与えられたデータを演算する。ここ
での両演算部が行なう演算の種類は、命令デコーダから
与えられ、ここでは拡張原理演算が指定されているた
め、要素演算部１には<op>が与えられて、ea(i)<op> eb
(j) の演算が行なわれ、グレード演算部２にはminが与
えられ、ga(i) min gb(j) の演算が行なわれる。この２
つの演算は同時に行なわれ、それらの結果は出力レジス
タ５に格納される。最後にデータバッファを介して外部
データバスに演算結果が出力される。従って、従来の計
算機では要素とグレードに関して別々に演算を行なう必
要があったものを、本実施例ではワードとして一度に演
算していることになる。

【００２５】ファジィ集合演算については、メモリ上の
ファジィ集合の表現法によって効率の良い演算法は異な
るが、従来の計算機では、要素の順にファジィ集合の要
素とグレードとのペアが整列されているものとして、図
７に示すようなアルゴリズムが用いることが出来る。す
なわち、２つのファジィ集合の先頭から順に比較してゆ
き、同一の要素が見つかればmin 演算を行ない、見つか
らなければそのままのデータを新たなファジィ集合に追
加するという方法である。この方法によるとファジィ集
合から要素を取り出すための検索が(l+m)のオーダで済
むというメリットがある（ここに、l,mはファジィ集合
の要素の数である）。

【００２６】これに対して、本実施例のファジィ集合用
演算装置では、図５のステップＳ１〜Ｓ８に示すような
アルゴリズムが適当である。これは基本的には拡張原理
演算のアルゴリズムと同じであり、各演算部の動作のみ
が異なっている。計算量のオーダは(l*m)になるが、後
述のメモリの構成から新しいファジィ集合に計算結果を
追加してゆく操作が高速になるので、この方法が有効で
ある。

【００２７】また、ファジィ集合を構成するワードがメ
モリ上で要素に関して整列されていれば、従来の計算機
と類似したアルゴリズムを用いることが出来る。この場
合には、要素演算部１で要素の比較の演算、グレード演
算部２でグレードのmin演算を行なうが、要素の比較の
演算の結果に従ってグレードの演算の出力を制御すれば
良い。すなわち、要素が一致した時には(ea(i)=eb(j))
グレードのmin演算の結果(ga(i) min gb(j))を出力し、
一致しない時には「演算結果なし」のコードを出力す
る。また、演算部内部のフラグに、比較演算の結果を反
映させれば、従来は要素の比較、グレードの演算、カウ
ンタの操作の3つのステップを必要としていた処理を１
演算で行なうことが出来、さらに高速化が可能である。
内部にデータ入力バッファをそなえ、データをＤＭＡ転
送などで供給すれば、単純な繰り返し処理によって、フ
ァジィ集合演算を行なうことが出来る。

【００２８】また、単項演算を行なう場合には、入力レ
ジスタの内のひとつ、例えば入力レジスタ５を用いずに
演算を行なえば良い。

【００２９】ファジィ集合と定数値との間の演算には、
図示していない内部レジスタを用いる。例えば、あるフ
ァジィ集合を一定の値で頭切りにするような場合であ
る。内部レジスタは、演算部の出力またはデータバッフ
ァの値を得て記憶する。この内部レジスタに記憶された
値は、入力レジスタと演算部の間のバススイッチ(図示
しない)によって、入力レジスタの値の代わりに演算部
に供給されることが可能である。

【００３０】以上示した通り、要素演算部１とグレード
演算部２とは通常の数値演算回路（ＡＬＵ）の機能を持
つものであるが、グレード演算部２に関してはファジィ
集合のメンバーシップ値のみを扱えれば良いので、ｔノ
ルム、ｔコノルムの演算、特に最大値と最小値の演算を
高速に実行できるように設計されれば良い。要素演算部
１に関しては通常の数値演算回路の機能で良い。

【００３１】次に本発明の第２の実施例であるファジィ
集合用メモリについて述べる。本実施例は計算機を構成
する記憶装置、特に計算機の主記憶を構成する記憶装置
に本発明を適用したものである。

【００３２】以下、図２に従って内部構成を説明する。
図２において連想メモリセルアレイ２１は多数の連想メ
モリセルを配列したものであり、個々の連想メモリセル
は通常のメモリセルにEXNOR 回路を設け、記憶内容と外
部入力との一致検出をメモリセルレベルで可能としたも
のである。この連想メモリセルはワード単位で入出力を
受け、ワードに対してはアドレスが割り振られている。
特定のワードはアドレスをアドレス入力端子２３に与え
ることによってアクセスできる。アドレス入力端子２３
に与えられたアドレスはアドレスデコーダ２２によって
解釈され、連想メモリセルの特定のワードをアクセスす
る。データの入出力はデータ入力端子２５を介して行な
われるが、内容によってデータをアクセスするために、
選択フラグ２６、複数選択分離回路２７を持っている。
選択フラグ２６は各ワードに対してフラグを持ってお
り、検索読みだし時にデータ入出力端子２５に与えられ
たデータがあるワードの内容と一致した場合にそのワー
ドに対するフラグを立てる。

【００３３】複数選択分離回路２７は、選択フラグ２６
に一致のフラグが立ったか否かを判定し、フラグが立っ
たワードのアドレスを発生する。該当の１ワードの出力
または該当ワードの順次出力を指定することが出来る。
また、データの照合を無視するビットを設定するための
マスクレジスタ２４は、連想メモリセル１とおなじデー
タ幅のレジスタであり、レジスタに１が設定されたビッ
トについてのみ照合の対象とし、０が設定されたビット
については照合を行なわない。さらに、比較演算部３０
はデータ入出力端子２５のデータと連想メモリセル２１
から読み出されたデータのグレードフィールドを大小比
較し、結果を制御部２８に対して出力する。

【００３４】本発明のメモリが取り扱うデータは、本発
明の第一の実施例の演算装置と同様に、ファジィ集合の
全体集合の要素と対応するグレードとからなるワードで
ある。即ち図２中下方に記したように、ワード全体は要
素フィールドとグレードフィールドとに分けられる。本
実施例ではファジィ集合のラベルに関する情報をメモリ
中では管理しないので、複数のファジィ集合を取り扱う
場合には、アドレスの空間を分割したり、複数のバンク
を設けることにより、メモリをアクセスする側で管理す
る必要がある。

【００３５】次に、本実施例のファジィ集合用メモリの
動作について述べる。動作のモードは書き込みモード、
読み出しモードの２つに分けられる。まず、読み出しに
ついては、従来の内容アドレスメモリと同じく記憶され
たデータの内容による検索が可能である。ファジィ集合
の要素を与えてそれに対応するグレードを求める場合
は、この内容による検索を用いる。制御入力端子２９に
は要素による検索を指定し、データ入出力端子２５の要
素フィールドに検索する要素を与える。制御部２８の働
きにより、マスクレジスタ２４には要素に対応するビッ
トにのみ１がセットされ、グレードの部分に関しては照
合判定の対象としない。後述のように、要素に関してユ
ニークになるように記憶されているので、この検索の結
果一致するのはたかだか１個である。従って、複数選択
一致回路からは該当するワードのアドレスが発生され、
データ入出力端子２５からデータを読み出せるようにな
る。

【００３６】この結果、ファジィ集合の要素を与えてこ
れに対応するグレードを求めるために要素を順番にスキ
ャンする必要はなく、１回のメモリアクセスのみで高速
に読み出すことが出来る。

【００３７】書き込み時には、アドレス指定による書き
込みモードと要素に関する一致検索を用いた書き込みモ
ードの２つのモードがある。アドレス指定による書き込
みは通常のランダムアクセスメモリと同様に、指定され
たアドレスにデータ入出力端子に与えられたデータを書
き込む。一致検索を用いた書き込みでは、まずデータバ
ッファに記憶するべき要素とグレードからなるワードを
データ入出力端子２５に与え、制御入力端子２９に検索
書き込みの命令を与える。このとき、マスクレジスタは
検索読み出しの場合と同様に、要素に対応するビットに
のみ１がセットされ、グレードの部分に関しては照合判
定の対象としない。第１のサイクルでは、書き込まれる
べきデータと同じ要素をもつワードの検索が行なわれ
る。この検索の結果、該当のワードがなければ複数要素
選択部２７は不一致の信号を出力し、データ入出力端子
２５に与えられたデータが新たに記憶される。該当する
ワードがある場合は、複数要素選択部２７が該当するワ
ードのアドレスを発生し、当該アドレスのデータを読み
出す。比較演算部３０は読み出されたデータとデータ入
出力端子２５に与えられたデータとの間で、グレードフ
ィールドのデータの大小を比較する。この結果を再び制
御部２８で判断し、データ入出力端子２５に与えられた
データの方が大きい場合に限り、新たにデータを更新す
ることにする。これによって、メモリ上では要素に関し
てデータがユニークになるとともに、拡張原理演算など
の結果、同じ要素に関して複数の入力を受けた時の整合
性を保つ。例えば、{0.3/4}、{0.7/2}, {0.9/4}, {0.4/
2} の順番でデータが与えられた時、要素４に対するグ
レードは０．９、要素２に対するグレードは０．７にな
る。本実施例のメモリは、第１の実施例のような演算
装置による拡張原理演算の結果など、次々に要素とグレ
ードとの組が与えられ、それらの集まりを新たなファジ
ィ集合として扱う場合に有効である。

【００３８】また、この第１の実施例の構成を一部変更
し、連想メモリセルのうち要素フィールドに対応する部
分について各ワードに回路を付加した構成とすると、検
索読み出しを行なうときに、記憶されたデータの要素フ
ィールドに対して最大ないし最小のワードを求めること
が可能である。この構成を用いると、要素に関する最大
値および最小値の演算の速度をワードの数ではなくワー
ドの幅に依存した速度とすることが出来る。したがっ
て、あるファジィ集合に含まれるワードを順次読み出す
場合に、ランダムに記憶されているワードを要素の順に
整列させて読み出すことが高速に行なえる。このため、
ファジィ集合に関する演算の途中で演算結果を一時的に
記憶しておき、演算完了時に出力することによって、要
素に関して整列された結果を得るというように使用でき
る。従ってこの構成は演算装置に密に結合される作業用
のメモリとして優れている。

【００３９】次に本発明の第３の実施例について述べ
る。図３に示すように、本実施例の基本的な構成は、第
２の実施例と同じであり、データ入力端子２５、マスク
レジスタ２４、連想メモリセル２１におけるワードの構
成が異なっている。また、ラベルフィールドに対応する
値を保存するラベルレジスタ３１を持っているところも
異なっている。すなわち、このメモリで記憶するワード
は第２の実施例と異なり、要素フィールド、グレードフ
ィールドに加えてファジィ集合の識別子に対応するラベ
ルフィールドを持っている。このラベルフィールドはフ
ァジィ集合を識別するための番号を値にとる。同一のフ
ァジィ集合に含まれるデータには同じラベルが割り振ら
れる。

【００４０】本実施例のデータ書き込み時の動作は第２
の実施例とほぼ同様であり、ラベルフィールドの値を与
える点が異なっている。ラベルフィールドの値はデータ
入力端子から、他のフィールドのデータとともに与える
ことも可能であるが、ここでは内部にラベルレジスタ３
１を設け、このレジスタの変更操作を行なう専用の命令
を制御部２８に備えることによって、通常のデータアク
セス時には要素フィールドとグレードフィールドとのデ
ータのみを入出力する構成としている。

【００４１】読み出し時には、２通りのモードを用いる
ことが出来る。１つはラベルフィールドの値のみによる
読み出しモード、もうひとつはラベルフィールドと要素
フィールドの値を与える読み出しモードである。後者の
ラベルフィールドと要素フィールドの値による読み出し
は、第２の実施例の読み出しとほぼ共通の動作であり、
第２の実施例では要素フィールドの一致によって検索を
行なっていたのに代えてラベルフィールドと要素フィー
ルドとの一致によって検索を行なう点が異なっている。

【００４２】ラベルフィールドのみを与える読み出しで
は、特定のファジィ集合に含まれるデータ全てが検索さ
れ、これを順次読み出すことで指定したファジィ集合を
得ることが出来る。

【００４３】本実施例においては、全てのワードがファ
ジィ集合のラベルの情報を持っているので、複数のファ
ジィ集合を同時に記憶することが出来る。第２の実施例
が演算結果の一時記憶用のメモリに適しているのに対
し、本実施例はデータを記憶する大容量の記憶装置に適
している。

【００４４】次に、以上に示したファジィ集合用演算装
置およびメモリを用いて構成した計算機を第４の実施例
として示す。図４は本発明による計算機の構成を摸式的
に描いた概念図である。図４において、システムバス４
１、演算装置４３、メモリ４４、ＤＭＡコントローラ４
５は通常の計算機システムに使用されるものと同様のも
のである。ファジィ集合用バス４２は、第１ないし第３
の実施例で述べたのと同様のファジィ集合の全体集合の
要素と対応するグレードとの組からなるワードの幅を持
つ専用のバスである。このバス４２上には、第１の実施
例に示したファジィ集合用演算装置を用いたファジィ集
合演算部４６、第２の実施例に示したファジィ集合用記
憶装置を用いた作業用メモリ４８、第３の実施例に示し
たファジィ集合用記憶装置を用いたファジィ集合用メモ
リ４７が存在している。このうち、ファジィ集合演算部
４６は演算装置４３のコプロセッサとして動作するた
め、システムバス４１にも結合されており、ここから命
令を受ける。ファジィ集合演算部４６の内部には第１の
実施例に示したファジィ集合用演算装置を持ち、演算装
置４３からマクロな命令を受けてそれをファジィ集合用
演算装置のインストラクションに落すという働きをする
制御回路を内部に備えている。また、ファジィ集合用メ
モリ４７はデータのやりとりを行なうためにシステムバ
スにも結合されている。データの交換の効率を良くする
ためには、ファジィ集合用バスの幅はシステムバスの整
数倍、あるいはその逆の関係が成り立つようにすれば良
い。

【００４５】以下に典型的なシステムの動作を示す。ま
ず、演算が行なわれる前の準備として、ファジィ集合用
メモリ４７へのデータの登録が必要である。データは演
算装置４３が管理するメモリ４４からファジィ集合用メ
モリ４７に転送される。この転送はＤＭＡコントローラ
４５を用いることによって高速に実行できる。演算の開
始時には、演算装置４３からファジィ集合演算部４６に
命令が送られる。この命令はファジィ集合の名前とファ
ジィ集合に対する演算の種類とからなる。この命令はフ
ァジィ集合用メモリ４７に記憶されたデータを操作する
命令にファジィ集合演算部４６の内部で分解される。２
つのファジィ集合の間の演算が指定された時、まずその
内の１つのファジィ集合を構成するデータがファジィ集
合用メモリ４７から作業用メモリ４８に読み出される。
同様にもう１つのファジィ集合に関しても作業用メモリ
４８への読み出しが行なわれる。ただしこれはそれぞれ
別のバンクに対して行なわれる。そして、これら２つの
ファジィ集合の間の演算が、ファジィ集合演算部４６か
ら作業用メモリ４８をアクセスする形で行なわれるが、
その結果は順次作業用メモリ４８のさらに別のバンクに
記憶されてゆく。作業用メモリ４８に蓄積されたデータ
は必要な演算が全て終了した時に、ファジィ集合用メモ
リ４７に読み戻される。これで１サイクルの演算が終了
する。

【００４６】ファジィ集合演算部４６の具体的な動作は
図５のステップＳ１〜Ｓ８および図６のステップＳ１〜
Ｓ８に示すようなフローとなる。２つのファジィ集合の
間の演算が指定されたとき、ファジィ集合演算部４６で
は２つのファジィ集合を構成するワードのすべての組合
せについて演算を行う。各ワードの演算は内部のファジ
ィ集合用演算装置に命令を与えることにより行われる。
演算装置内部の動作は第１の実施例に示した通りであ
る。また、新しいファジィ集合への演算結果の追加は、
作業用メモリに本発明の第２の実施例のメモリを用いて
いるので、ここにデータを送るだけの処理でよく、従来
の計算機を用いた処理と比較すると大幅な速度の改善を
図ることができる。

【００４７】なお、本実施例でファジィ集合用バスはシ
ステムバスと別に設けるものとしたが、専用のバスを設
けずにシステムバスにファジィ集合演算部を設ける構成
も可能である。この構成では、ファジィ集合用バスの幅
がシステムのデータ幅によって制約される点と、ファジ
ィ集合演算部が動作する場合に他の部分を動作させられ
ない点が欠点であるが、全体の構成が単純になる利点が
ある。

【００４８】また、本実施例ではファジィ集合用メモリ
をシステムバスからもアクセス可能としたが、ファジィ
集合用のメモリ空間は全てファジィ集合演算部を通じて
アクセスするような構成も可能である。この場合には、
ファジィ集合処理用の構成要素はバックエンドプロセッ
サと見ることができるので、計算機全体の構成を大きく
変えなくてもファジィ集合用の機能を実現することがで
きる。

【００４９】なお、本発明の各手段、各部は、コンピュ
ータを用いてソフトウェア的に実現し、あるいはそれら
各機能を有する専用のハード回路を用いて実現する事が
出来る。

【００５０】

【発明の効果】以上述べたところから明らかなように、
本発明は、計算機上で扱うデータの形式をファジィ集合
表現に適したものとし、演算装置やメモリ等をこれに応
じて変更し、これによってファジィ集合に対する演算を
拡張原理に基づく演算も含めて高速化し、しかも一般的
な計算を行う部分との整合性も保つことの出来るファジ
ィ集合処理用演算装置、記憶装置および計算機システム
を提供することが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例のファジィ集合用演算装
置の内部構成を示すブロック図である。

【図２】本発明の第２の実施例のファジィ集合用メモリ
の内部構成を示すブロック図である。

【図３】本発明の第３の実施例のファジィ集合用メモリ
の内部構成を示すブロック図である。

【図４】本発明の第４の実施例のファジィ集合用計算機
の構成を示す概念図である。

【図５】本発明の第４の実施例の計算機によるファジィ
集合演算のフローチャートである。

【図６】本発明の第４の実施例の計算機による拡張原理
演算のフローチャートである。

【図７】従来の計算機によるファジィ集合演算のフロー
チャートである。

【図８】従来の計算機による拡張原理演算のフローチャ
ートである。

【符号の説明】

１要素演算部２５データ入出力
端子２グレード演算部２６選択フラグ３入力レジスタ２７複数選択分離
回路４入力レジスタ２８制御部５出力レジスタ２９制御入力端子６内部データバス３０比較演算部７データバッファ３１ラベルレジス
タ８命令バッファ４１システムバス９命令デコーダ４２ファジィ集合
用バス２１連想メモリセルアレイ４３演算装置２２アドレスデコーダ４４メモリ２３アドレス入力端子４５ＤＭＡコント
ローラ２４マスクレジスタ４６ファジィ集合
演算部４７ファジィ集合用メモリ

Claims

【特許請求の範囲】

【請求項１】与えられた命令に従ってデータを処理・
演算する演算装置であって、データの入出力の単位であ
るワードはファジィ集合の全体集合の要素の値である要
素フィールドと要素に対応するグレードの値であるグレ
ードフィールドとに分かれ、前記演算装置は、前記要素
フィールドのデータを処理する要素処理部と、前記グレ
ードフィールドのデータを処理するグレード処理部と、
与えられた命令を解釈して前記要素演算部と前記グレー
ド演算部とを含めた前記演算装置の内部の各構成要素を
制御する命令デコーダとを備え、入力データの前記要素
フィールドのデータを前記要素演算部への入力に、前記
グレードフィールドのデータを前記グレード演算部の入
力に、それぞれ与える入力レジスタおよびバススイッチ
を設けて、前記両演算部の出力を合成して再び要素フィ
ールドとグレードフィールドとからなるワードを出力す
るものであることを特徴とするファジィ集合処理用演算
装置。
【請求項２】ディジタル計算機システムの記憶装置と
して用いる記憶装置であって、データの一部を与えて一
致するデータを読み出すことが可能である内容アドレス
メモリとして機能し、記憶するワードのそれぞれが要素
フィールドとグレードフィールドとからなり、その要素
フィールドにはファジィ集合の全体集合の要素を、ま
た、前記グレードフィールドには要素に対応するグレー
ドの値をそれぞれ格納することによりファジィ集合の全
体集合の要素と対応するグレードとの組を１ワードとし
て表現し、前記要素フィールドの値の一致を判定する機能を持つ連
想メモリセルアレイと、この判定の結果を一時的に記憶
する選択フラグと、選択されたデータの有無と選択され
たアドレスを出力する複数選択分離回路と、データ入出
力端子に与えられたデータと前記連想メモリセルから読
み出されたデータとのグレードフィールドの間で比較演
算を行なうための比較演算部とが設けられ、データの読み出し時には、要素の値を検索タグとして与
えて前記要素フィールドの値が検索タグと一致するワー
ドを出力し、データの書き込み時には、前記要素フィー
ルドの値が検索タグと一致するワードが存在した場合比
はそのワードのグレードフィールドと書き込みデータの
グレードフィールドとを比較し、書き込みデータの方が
大きい場合に限りそのグレードフィールドを書き込みデ
ータに従って更新し、存在しない場合には新たなワード
を書き込むことを特徴とする記憶装置。
【請求項３】連想メモリセルのうち、前記要素フィー
ルドに対応する部分に、最小値または最大値の演算を行
なう判定回路を付加し、データの読み出し時には、要素の値を与えて前記要素フ
ィールドの値が検索タグと一致するワードを出力し、複
数のデータの集まりについて要素の大きさの順に該当の
ワードを順次出力することを特徴とする請求項２記載の
記憶装置。
【請求項４】ディジタル計算機システムの記憶装置と
して用いる記憶装置であって、データの一部を与えて一
致するデータを読み出すことが可能である内容アドレス
メモリとして機能し、記憶するワードのそれぞれがラベ
ルフィールド、要素フィールドとグレードフィールドと
の３つのフィールドからなり、前記ラベルフィールドに
はファジィ集合を識別するラベル、前記要素フィールド
にはファジィ集合の全体集合の要素を、前記グレードフ
ィールドには要素に対応するグレードの値をそれぞれ格
納するものとし、前記ラベルフィールドおよび前記要素フィールドの値の
一致を判定する連想メモリセルと、この判定の結果を一
時的に保存する選択フラグと、選択されたデータの有無
と選択されたアドレスを所定の順番で順次出力する複数
選択分離回路と、データ入出力端子に与えられたデータ
と前記連想メモリセルから読み出されたデータとのグレ
ードフィールドの間で比較演算を行なうための比較演算
部と、前記ラベルフィールドに対しては検索および書き
込み用のデータを保存するラベルレジスタとを備え、制御部の働きにより、データの読み出し時には、前記ラ
ベルフィールド、要素フィールド、またはこれらの組合
せによる検索読み出しを行ない、検索対象と一致するワ
ードを順次出力するように、データの書き込み時には、
前記ラベルフィールドおよび要素フィールドの値が検索
タグと一致するワードが存在した場合にはそのワードの
グレードフィールドと書き込みデータのグレードフィー
ルドとを比較し、書き込みデータの方が大きい場合に限
りグレードフィールドを書き込みデータに従って更新
し、存在しない場合には新たなワードを書き込むことを
特徴とする記憶装置。
【請求項５】システムバス、演算装置、記憶装置、入
出力制御装置などから構成される計算機システムであっ
て、請求項１のファジィ集合用演算装置と請求項２、
３、又は４の記憶装置を備え、これらファジィ集合用の
演算装置と記憶装置の間の相互のデータの交換を行なう
ファジィ集合用バスを設け、前記記憶装置はファジィ集
合用バスとシステムバスの両方からアクセス可能とした
ことを特徴とする計算機システム。