JPH0614537A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JPH0614537A JPH0614537A JP16318192A JP16318192A JPH0614537A JP H0614537 A JPH0614537 A JP H0614537A JP 16318192 A JP16318192 A JP 16318192A JP 16318192 A JP16318192 A JP 16318192A JP H0614537 A JPH0614537 A JP H0614537A
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- voltage
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Abstract
(57)【要約】
【目的】半導体スイッチング素子を用いトランス１次巻
線１６ａを介し入力電圧Ｖｉをスイッチング開閉してト
ランスの２次側から安定化直流出力電圧ＶＯを得るスイ
ッチング電源装置のスイッチング素子の損失を低減し、
装置効率を高める。 【構成】トランス１次巻線１６ａに中間タップを設け、
この中間タップおよび端末に夫々スイッチング素子とし
てのＦＥＴ７，１０を接続すると共に、入力電圧Ｖｉの
分圧抵抗２，３による分圧検出値を基準電圧１と比較す
る入力電圧検出部４を設け、入力電圧Ｖｉの検出値が基
準電圧１より大きいか小さいかに応じて駆動回路選択回
路２２を介しＦＥＴ１０またはＦＥＴ７を選択し、ＦＥ
Ｔのスイッチング損失を減らす。
線１６ａを介し入力電圧Ｖｉをスイッチング開閉してト
ランスの２次側から安定化直流出力電圧ＶＯを得るスイ
ッチング電源装置のスイッチング素子の損失を低減し、
装置効率を高める。 【構成】トランス１次巻線１６ａに中間タップを設け、
この中間タップおよび端末に夫々スイッチング素子とし
てのＦＥＴ７，１０を接続すると共に、入力電圧Ｖｉの
分圧抵抗２，３による分圧検出値を基準電圧１と比較す
る入力電圧検出部４を設け、入力電圧Ｖｉの検出値が基
準電圧１より大きいか小さいかに応じて駆動回路選択回
路２２を介しＦＥＴ１０またはＦＥＴ７を選択し、ＦＥ
Ｔのスイッチング損失を減らす。
Description
【０００１】
【産業上の利用分野】本発明は半導体スイッチング素子
を用いて入力直流電源を高周波数で開閉し、新たに安定
な直流電源を作り出す、いわゆるスイッチング電源装置
であって、特に半導体スイッチング素子の損失を低減す
る機能を備えたスイッチング電源装置に関する。
を用いて入力直流電源を高周波数で開閉し、新たに安定
な直流電源を作り出す、いわゆるスイッチング電源装置
であって、特に半導体スイッチング素子の損失を低減す
る機能を備えたスイッチング電源装置に関する。
【０００２】なお以下各図において同一の符号は同一も
しくは相当部分を示す。
しくは相当部分を示す。
【０００３】
【従来の技術】図５は従来のこの種のスイッチング電源
装置の回路構成例を示す。同図においてはトランス１６
の１次巻線１６ａ側に電源入力部０１の電圧Ｖｉの変動
を抑えるための大容量コンデンサ５、トランス１次巻線
１６ａを介して入力電圧Ｖｉをスイッチング開閉するＦ
ＥＴ７、このＦＥＴ７を制御する制御部２１が設けら
れ、またトランス１６の２次巻線１６ｂ側にはＦＥＴ７
のオン時の２次発生電圧を整流するダイオード１７、直
流出力部０２に出力される電圧Ｖｏを平滑化するための
チョークコイル１９および大容量コンデンサ２０、ＦＥ
Ｔ７のオフ時のチョークコイル１９の電流を流すための
転流ダイオード１８、抵抗２３を介し直流出力部０２の
出力電流Ｉｏを検出する検出部２４、同じく出力電圧Ｖ
ｏを検出する検出部２５が設けられている。なおトラン
ス１次巻線１６ａにはＦＥＴ７のオフ時におけるこの巻
線１６ａの発生電圧を吸収するためのダイオード１２，
コンデンサ１４，抵抗１５が接続されている。
装置の回路構成例を示す。同図においてはトランス１６
の１次巻線１６ａ側に電源入力部０１の電圧Ｖｉの変動
を抑えるための大容量コンデンサ５、トランス１次巻線
１６ａを介して入力電圧Ｖｉをスイッチング開閉するＦ
ＥＴ７、このＦＥＴ７を制御する制御部２１が設けら
れ、またトランス１６の２次巻線１６ｂ側にはＦＥＴ７
のオン時の２次発生電圧を整流するダイオード１７、直
流出力部０２に出力される電圧Ｖｏを平滑化するための
チョークコイル１９および大容量コンデンサ２０、ＦＥ
Ｔ７のオフ時のチョークコイル１９の電流を流すための
転流ダイオード１８、抵抗２３を介し直流出力部０２の
出力電流Ｉｏを検出する検出部２４、同じく出力電圧Ｖ
ｏを検出する検出部２５が設けられている。なおトラン
ス１次巻線１６ａにはＦＥＴ７のオフ時におけるこの巻
線１６ａの発生電圧を吸収するためのダイオード１２，
コンデンサ１４，抵抗１５が接続されている。
【０００４】制御部２１は常時は出力電圧検出部２５を
介して検出された直流出力部の電圧Ｖｏを一定とするよ
うに、通常は一定の高い周波数でＦＥＴ７を開閉しつつ
そのＯＮ／ＯＦＦ比を制御し、また負荷短絡時等におい
ては、出力電流検出部２４を介して検出された２次出力
電流Ｉｏが所定値を越えぬようにＦＥＴ７の開閉を制御
する。
介して検出された直流出力部の電圧Ｖｏを一定とするよ
うに、通常は一定の高い周波数でＦＥＴ７を開閉しつつ
そのＯＮ／ＯＦＦ比を制御し、また負荷短絡時等におい
ては、出力電流検出部２４を介して検出された２次出力
電流Ｉｏが所定値を越えぬようにＦＥＴ７の開閉を制御
する。
【０００５】
【発明が解決しようとする課題】図６は図５でＦＥＴ７
の発生損失を説明するための波形図で、図６は上から順
にゲート信号，ドレイン・ソース間電圧ＶDSおよびドレ
イン電流ＩD ，スイッチング損失の夫々の波形を示して
いる。即ちＦＥＴ７はＯＮ，ＯＦＦの状態を交互に繰り
返すため理想的動作時の損失としてのＤＣ的なドレイン
損失Ｐ２はほとんど発生しないが、実際にはＯＦＦ状態
からＯＮ状態に移行する時間（ｔｒ：ライズタイム），
ＯＮ状態からＯＦＦ状態に移行する時間（ｔｆ：フォー
ルタイム）が発生するためスイッチング損失Ｐ１，Ｐ３
が現れる。このスイッチング損失は電力で表されるた
め、ＩD やＶDSの増加に伴い、Ｐ１，Ｐ３も増加し、高
周波数，広入力範囲に対し変換効率が悪かった。特に高
周波数，広入力範囲であった時、スイッチング損失Ｐ３
が大きく、変換効率が悪くなる問題があった。また、入
力電圧範囲を広くとると、出力側のリプルが増えるとい
う問題もあった。
の発生損失を説明するための波形図で、図６は上から順
にゲート信号，ドレイン・ソース間電圧ＶDSおよびドレ
イン電流ＩD ，スイッチング損失の夫々の波形を示して
いる。即ちＦＥＴ７はＯＮ，ＯＦＦの状態を交互に繰り
返すため理想的動作時の損失としてのＤＣ的なドレイン
損失Ｐ２はほとんど発生しないが、実際にはＯＦＦ状態
からＯＮ状態に移行する時間（ｔｒ：ライズタイム），
ＯＮ状態からＯＦＦ状態に移行する時間（ｔｆ：フォー
ルタイム）が発生するためスイッチング損失Ｐ１，Ｐ３
が現れる。このスイッチング損失は電力で表されるた
め、ＩD やＶDSの増加に伴い、Ｐ１，Ｐ３も増加し、高
周波数，広入力範囲に対し変換効率が悪かった。特に高
周波数，広入力範囲であった時、スイッチング損失Ｐ３
が大きく、変換効率が悪くなる問題があった。また、入
力電圧範囲を広くとると、出力側のリプルが増えるとい
う問題もあった。
【０００６】そこで本発明はこのような問題を解消でき
るスイッチング電源装置を提供することを課題とする。
るスイッチング電源装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のスイッチング電源装置は、半導体スイ
ッチング素子を用いトランスの１次巻線（１６ａなど）
を介し入力直流電源（電源入力部０１など）を繰返し開
閉し、これにより前記トランスの２次巻線（１６ｂな
ど）に発生する電圧を（ダイオード１７などを介し）整
流し（チョークコイル１９，コンデンサ２０などを介
し）平滑化して（出力電圧検出部２５などを介し）所定
電圧（Ｖｏなど）の直流出力（直流出力部０２など）を
得るスイッチング電源装置において、前記１次巻線に１
または複数のタップを設けてこのタップ別に前記半導体
スイッチング素子（ＦＥＴ７，１０など）を設け、前記
入力直流電源の電圧に応じ前記半導体スイッチング素子
のうちスイッチング損失をほぼ最低とし得る半導体スイ
ッチング素子を選択してこの選択した１つの素子に前記
繰返しの開閉を行わせる素子選択手段（入力電圧検出部
４，駆動回路選択回路２２など）を備えたものとする。
めに、請求項１のスイッチング電源装置は、半導体スイ
ッチング素子を用いトランスの１次巻線（１６ａなど）
を介し入力直流電源（電源入力部０１など）を繰返し開
閉し、これにより前記トランスの２次巻線（１６ｂな
ど）に発生する電圧を（ダイオード１７などを介し）整
流し（チョークコイル１９，コンデンサ２０などを介
し）平滑化して（出力電圧検出部２５などを介し）所定
電圧（Ｖｏなど）の直流出力（直流出力部０２など）を
得るスイッチング電源装置において、前記１次巻線に１
または複数のタップを設けてこのタップ別に前記半導体
スイッチング素子（ＦＥＴ７，１０など）を設け、前記
入力直流電源の電圧に応じ前記半導体スイッチング素子
のうちスイッチング損失をほぼ最低とし得る半導体スイ
ッチング素子を選択してこの選択した１つの素子に前記
繰返しの開閉を行わせる素子選択手段（入力電圧検出部
４，駆動回路選択回路２２など）を備えたものとする。
【０００８】また請求項２のスイッチング電源装置で
は、請求項１に記載のスイッチング電源装置において、
前記素子選択手段はさらに（出力電流検出部２４などを
介し）前記直流出力電流（Ｉｏなど）の検出値を用いて
前記半導体スイッチング素子の選択の精度を高めるもの
（制御部２１Ａなど）であるようにする。
は、請求項１に記載のスイッチング電源装置において、
前記素子選択手段はさらに（出力電流検出部２４などを
介し）前記直流出力電流（Ｉｏなど）の検出値を用いて
前記半導体スイッチング素子の選択の精度を高めるもの
（制御部２１Ａなど）であるようにする。
【０００９】また請求項３のスイッチング電源装置で
は、請求項１または請求項２に記載のスイッチング電源
装置において、前記素子選択手段は、前記半導体スイッ
チング素子の繰返し開閉の周期に同期して前記の選択を
行うもの（制御部２１Ａなど）であるようにする。
は、請求項１または請求項２に記載のスイッチング電源
装置において、前記素子選択手段は、前記半導体スイッ
チング素子の繰返し開閉の周期に同期して前記の選択を
行うもの（制御部２１Ａなど）であるようにする。
【００１０】
【作用】電源入力部に入力電圧（Ｖｉ）検出部、出力部
分に出力電流（Ｉｏ）検出部〔または入力側電流（Ｉ
ｉ）＝ＦＥＴのドレイン電流ＩD 値を直接検出しても良
い〕を設け、制御部にその検出信号を伝達し、トランス
の異なるタップに接続されたスイッチング用ＦＥＴのう
ちスイッチング損失のほぼ最低となる１つを選択する構
成とするものである。
分に出力電流（Ｉｏ）検出部〔または入力側電流（Ｉ
ｉ）＝ＦＥＴのドレイン電流ＩD 値を直接検出しても良
い〕を設け、制御部にその検出信号を伝達し、トランス
の異なるタップに接続されたスイッチング用ＦＥＴのう
ちスイッチング損失のほぼ最低となる１つを選択する構
成とするものである。
【００１１】このように入力電圧値及び出力電流値から
ＦＥＴを選択することにより、スイッチング損失を軽減
させ、変換効率を高め、高周波数，広入力範囲の際、図
６のターンオフ時のスイッチング損失Ｐ３の低減に対し
特に有効である。またスイッチングパルス幅を一定範囲
内に入る様にタップを切替えることで、従来に比べ出力
のリプル電圧を減らすことができ、スイッチング時に発
生するノイズも減らすことが可能となる。
ＦＥＴを選択することにより、スイッチング損失を軽減
させ、変換効率を高め、高周波数，広入力範囲の際、図
６のターンオフ時のスイッチング損失Ｐ３の低減に対し
特に有効である。またスイッチングパルス幅を一定範囲
内に入る様にタップを切替えることで、従来に比べ出力
のリプル電圧を減らすことができ、スイッチング時に発
生するノイズも減らすことが可能となる。
【００１２】
【実施例】以下図１ないし図４に基づいて本発明の実施
例を説明する。図１は本発明の第１の実施例としてのス
イッチング電源回路の構成図で図５に対応するものであ
る。図１においては図５に対しトランス１次巻線１６ａ
が延長され、この延長端のタップには新たなＦＥＴ１０
が追加されている。そして制御部２１からの制御信号は
新設の駆動回路選択回路２２に含まれる駆動回路６また
は駆動回路９を介して夫々ＦＥＴ７またはＦＥＴ１０の
何れか選択された側へ与えられ、またこの選択回路２２
に対する選択信号は電源入力部の電圧Ｖｉを分圧抵抗
２，３を介し取出して基準電圧１と比較する同じく新設
の入力電圧検出部４によって与えられるように構成され
ている。
例を説明する。図１は本発明の第１の実施例としてのス
イッチング電源回路の構成図で図５に対応するものであ
る。図１においては図５に対しトランス１次巻線１６ａ
が延長され、この延長端のタップには新たなＦＥＴ１０
が追加されている。そして制御部２１からの制御信号は
新設の駆動回路選択回路２２に含まれる駆動回路６また
は駆動回路９を介して夫々ＦＥＴ７またはＦＥＴ１０の
何れか選択された側へ与えられ、またこの選択回路２２
に対する選択信号は電源入力部の電圧Ｖｉを分圧抵抗
２，３を介し取出して基準電圧１と比較する同じく新設
の入力電圧検出部４によって与えられるように構成され
ている。
【００１３】この図１においては電源入力部０１の電圧
Ｖｉの検出電圧が基準電圧１を越えたときには、入力電
流をおさえ、スイッチング損失を少なくするよう駆動回
路９が選択される。図２は図１におけるＦＥＴの動作の
タイミングを示す。図２中ＦＥＴ＃１，ＦＥＴ＃２とあ
るのは夫々ＦＥＴ７，１０に相当し、ＩD1，ＶDS1 およ
びスイッチング損失１は夫々ＦＥＴ＃１のドレイン電
流，ドレイン・ソース間電圧およびスイッチング損失を
示し、同様にＩD2，ＶDS2 およびスイッチング損失２は
夫々ＦＥＴ＃２のドレイン電流，ドレイン・ソース間電
圧およびスイッチング損失を示す。
Ｖｉの検出電圧が基準電圧１を越えたときには、入力電
流をおさえ、スイッチング損失を少なくするよう駆動回
路９が選択される。図２は図１におけるＦＥＴの動作の
タイミングを示す。図２中ＦＥＴ＃１，ＦＥＴ＃２とあ
るのは夫々ＦＥＴ７，１０に相当し、ＩD1，ＶDS1 およ
びスイッチング損失１は夫々ＦＥＴ＃１のドレイン電
流，ドレイン・ソース間電圧およびスイッチング損失を
示し、同様にＩD2，ＶDS2 およびスイッチング損失２は
夫々ＦＥＴ＃２のドレイン電流，ドレイン・ソース間電
圧およびスイッチング損失を示す。
【００１４】ＦＥＴは、周波数によりオン時間ｔｏｎ，
オフ時間ｔｏｆｆは異なるが、ＯＮとＯＦＦの状態を交
互に繰り返している。そのため理想的な動作をするとす
れば図４で述べたようにＤＣ的なドレイン損失Ｐ２はほ
とんど発生しない。しかし実際にはＯＦＦ状態からＯＮ
状態に移行する時間としてのライズタイムｔｒ，ＯＮ状
態からＯＦＦ状態に移行する時間としてのフォールタイ
ムｔｆが発生するため、スイッチング損失Ｐ１，Ｐ３が
現れる。入力電圧，出力電流が増加し、駆動回路選択回
路２２によって駆動回路６→駆動回路９への切替えが行
われることによって、切替後のスイッチング損失Ｐ１，
Ｐ３を切替前の同スイッチング損失より低下させること
ができる。
オフ時間ｔｏｆｆは異なるが、ＯＮとＯＦＦの状態を交
互に繰り返している。そのため理想的な動作をするとす
れば図４で述べたようにＤＣ的なドレイン損失Ｐ２はほ
とんど発生しない。しかし実際にはＯＦＦ状態からＯＮ
状態に移行する時間としてのライズタイムｔｒ，ＯＮ状
態からＯＦＦ状態に移行する時間としてのフォールタイ
ムｔｆが発生するため、スイッチング損失Ｐ１，Ｐ３が
現れる。入力電圧，出力電流が増加し、駆動回路選択回
路２２によって駆動回路６→駆動回路９への切替えが行
われることによって、切替後のスイッチング損失Ｐ１，
Ｐ３を切替前の同スイッチング損失より低下させること
ができる。
【００１５】但し入力電圧Ｖｉの変動によるこのような
切替がＦＥＴ７，１０の駆動周期と無関係に繰返された
場合、図２の斜線で示されるスイッチング損失が新たに
発生する、ここでこのスイッチング損失Ｐ１，Ｐ３を夫
々Ｐ１ａ，Ｐ３ａとするとこの新たな発生損失はｎ（Ｐ
１ａ＋Ｐ３ａ）（ｎ：切替え回数）で表わされ、その時
のＦＥＴ切替え時間は無視でき、ｔｏｎ＝ｔｏｎ１＋ｔ
ｏｎ２となる。なおここでｔｏｎ１はこの切替り時にお
けるＦＥＴ（＃１）７のオン時間，ｔｏｎ２は同じくＦ
ＥＴ（＃２）１０のオン時間である。
切替がＦＥＴ７，１０の駆動周期と無関係に繰返された
場合、図２の斜線で示されるスイッチング損失が新たに
発生する、ここでこのスイッチング損失Ｐ１，Ｐ３を夫
々Ｐ１ａ，Ｐ３ａとするとこの新たな発生損失はｎ（Ｐ
１ａ＋Ｐ３ａ）（ｎ：切替え回数）で表わされ、その時
のＦＥＴ切替え時間は無視でき、ｔｏｎ＝ｔｏｎ１＋ｔ
ｏｎ２となる。なおここでｔｏｎ１はこの切替り時にお
けるＦＥＴ（＃１）７のオン時間，ｔｏｎ２は同じくＦ
ＥＴ（＃２）１０のオン時間である。
【００１６】しかしこのＦＥＴの選択切替時に新たに発
生する損失は定常的に発生するスイッチング損失に比べ
て通常は小さいので、上述した本発明に基づくスイッチ
ング損失低減の効果を失わせるものではない。次に図３
は本発明の第２の実施例としてのスイッチング電源回路
の構成を示す。同図では入力電圧検出部４の出力信号が
新たな制御部２１Ａに入力され、制御部２１Ａによって
この制御部２１Ａ内のスイッチング発振回路（図外）に
同期して駆動回路６または駆動回路９が選択され、ＦＥ
Ｔ７またはＦＥＴ９のいずれかスイッチング損失の少な
くなるＦＥＴが駆動される。なおこの実施例では制御部
２１Ａは出力電流Ｉｏの検出値（従って１次電流）も参
照することにより、ＦＥＴ７，９の切替選択の精度を高
めることができる。
生する損失は定常的に発生するスイッチング損失に比べ
て通常は小さいので、上述した本発明に基づくスイッチ
ング損失低減の効果を失わせるものではない。次に図３
は本発明の第２の実施例としてのスイッチング電源回路
の構成を示す。同図では入力電圧検出部４の出力信号が
新たな制御部２１Ａに入力され、制御部２１Ａによって
この制御部２１Ａ内のスイッチング発振回路（図外）に
同期して駆動回路６または駆動回路９が選択され、ＦＥ
Ｔ７またはＦＥＴ９のいずれかスイッチング損失の少な
くなるＦＥＴが駆動される。なおこの実施例では制御部
２１Ａは出力電流Ｉｏの検出値（従って１次電流）も参
照することにより、ＦＥＴ７，９の切替選択の精度を高
めることができる。
【００１７】図４は図２のＦＥＴの動作のタイミングを
示す。なお図４中の上から下へ向かう各信号の配列は図
２と同様である。図４においてはこの装置の入力電圧，
出力電流が変化し、制御部２１Ａによって駆動回路６か
ら駆動回路９への切替えが行われても、この切替時に生
じる損失増加は、制御部２１Ａのスイッチング発振回路
に同期させているため生じず、図２よりも高効率の変換
ができ、出力電圧リプルに対する影響も少なくできる。
また、ＦＥＴ切替え時間も無視でき、ｔｏｎ１＝ｔｏｎ
２となる。
示す。なお図４中の上から下へ向かう各信号の配列は図
２と同様である。図４においてはこの装置の入力電圧，
出力電流が変化し、制御部２１Ａによって駆動回路６か
ら駆動回路９への切替えが行われても、この切替時に生
じる損失増加は、制御部２１Ａのスイッチング発振回路
に同期させているため生じず、図２よりも高効率の変換
ができ、出力電圧リプルに対する影響も少なくできる。
また、ＦＥＴ切替え時間も無視でき、ｔｏｎ１＝ｔｏｎ
２となる。
【００１８】
【発明の効果】本発明によれば、スイッチング電源装置
のトランスの１次巻線にタップを設け、この各タップに
スイッチング用のＦＥＴを接続し、電源入力部の電圧に
応じスイッチング損失の少なくなるＦＥＴを選択してス
イッチングを行わせるようにしたので、ＦＥＴの発生損
失を低減し装置の効率を高めることができる。
のトランスの１次巻線にタップを設け、この各タップに
スイッチング用のＦＥＴを接続し、電源入力部の電圧に
応じスイッチング損失の少なくなるＦＥＴを選択してス
イッチングを行わせるようにしたので、ＦＥＴの発生損
失を低減し装置の効率を高めることができる。
【図１】本発明の第１の実施例としての要部構成を示す
回路図
回路図
【図２】図１のＦＥＴの動作説明用のタイミング図
【図３】本発明の第２の実施例としての要部構成を示す
回路図
回路図
【図４】図３のＦＥＴの動作説明用のタイミング図
【図５】図１，図３に対応する従来の回路図
【図６】ＦＥＴの発生損失を説明するための波形図
０１ 電源入力部 ０２ 直流出力部 Ｖｉ 入力電圧 Ｖｏ 出力電圧 Ｉｏ 出力電流 １ 基準電圧 ２ 分圧抵抗 ３ 分圧抵抗 ４ 入力電圧検出部 ５ 大容量コンデンサ ６ 駆動回路 ７ ＦＥＴ ９ 駆動回路 １０ ＦＥＴ １６ トランス １６ａ １次巻線 １６ｂ ２次巻線 １７ 整流ダイオード １８ 転流ダイオード １９ チョークコイル ２０ 大容量コンデンサ ２１ 制御部 ２１Ａ 制御部 ２２ 駆動回路選択回路 ２３ 出力電流検出抵抗 ２４ 出力電流検出部 ２５ 出力電圧検出部 ＶDS ドレイン・ソーズ間電圧 ＶD ドレイン電流 ｔｒ ライズ・タイム ｔｆ フォール・タイム Ｐ１ ＯＦＦ→ＯＮスイッチング損失 Ｐ２ ＤＣ的ドレイン損失 Ｐ３ ＯＮ→ＯＦＦスイッチング損失 ｔｏｎ ＦＥＴのＯＮ時間 ｔｏｆｆ ＦＥＴのＯＦＦ時間 ｔｏｎ１ ＦＥＴ１のＯＮ時間 ｔｏｎ２ ＦＥＴ２のＯＮ時間
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０５Ｆ 5/00 Ｚ 4237−5Ｈ
Claims (3)
- 【請求項１】半導体スイッチング素子を用いトランスの
１次巻線を介し入力直流電源を繰返し開閉し、これによ
り前記トランスの２次巻線に発生する電圧を整流し平滑
化して所定電圧の直流出力を得るスイッチング電源装置
において、 前記１次巻線に１または複数のタップを設けてこのタッ
プ別に前記半導体スイッチング素子を設け、 前記入力直流電源の電圧に応じ前記半導体スイッチング
素子のうちスイッチング損失をほぼ最低とし得る半導体
スイッチング素子を選択してこの選択した１つの素子に
前記繰返しの開閉を行わせる素子選択手段を備えたこと
を特徴とするスイッチング電源装置。 - 【請求項２】請求項１に記載のスイッチング電源装置に
おいて、前記素子選択手段はさらに前記直流出力電流の
検出値を用いて前記半導体スイッチング素子の選択の精
度を高めるものであることを特徴とするスイッチング電
源装置。 - 【請求項３】請求項１または請求項２に記載のスイッチ
ング電源装置において、前記素子選択手段は、前記半導
体スイッチング素子の繰返し開閉の周期に同期して前記
の選択を行うものであることを特徴とするスイッチング
電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16318192A JPH0614537A (ja) | 1992-06-23 | 1992-06-23 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16318192A JPH0614537A (ja) | 1992-06-23 | 1992-06-23 | スイッチング電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0614537A true JPH0614537A (ja) | 1994-01-21 |
Family
ID=15768791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16318192A Pending JPH0614537A (ja) | 1992-06-23 | 1992-06-23 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002078334A (ja) * | 2000-07-14 | 2002-03-15 | Alcatel | 汎用切換え電力変換器 |
| JP2010130708A (ja) * | 2008-11-25 | 2010-06-10 | Mitsubishi Electric Corp | スイッチング電源装置 |
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1992
- 1992-06-23 JP JP16318192A patent/JPH0614537A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002078334A (ja) * | 2000-07-14 | 2002-03-15 | Alcatel | 汎用切換え電力変換器 |
| JP4688358B2 (ja) * | 2000-07-14 | 2011-05-25 | パワー・サプライ・システムズ・ホールデイングス（ザ・ネザーランド）ベスローテン・フエンノートチヤツプ | 汎用切換え電力変換器 |
| JP2010130708A (ja) * | 2008-11-25 | 2010-06-10 | Mitsubishi Electric Corp | スイッチング電源装置 |
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