JPH06140600A - Manufacture of semiconductor device - Google Patents
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、より詳細には特にＳＲＡＭの製造工程において
マスクの位置合わせのために用いるアライメントマーク
を形成する半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device for forming an alignment mark used for aligning a mask in an SRAM manufacturing process.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】従来、
半導体装置を製造するためのマスクのアライメントマー
クは以下の方法により形成されていた。まず、シリコン
基板２１上全面に熱酸化により酸化膜３１を形成した
後、酸化膜３１上全面にＣＶＤ法によりＳｉＮ膜３２を
形成する。そして、レジストをシリコン基板２１上全面
に塗布し、フォトリソグラフィ工程により素子分離領域
となる部分のみレジストを選択的に取り除く。その後、
レジストをマスクとして素子分離領域となる部分のみの
ＳｉＮ膜３１をエッチング除去し、さらにレジストを除
去する（図２（ａ））。次いで、熱酸化により４００ｎ
ｍの酸化膜を形成する。ＳｉＮ膜の耐酸化性のため、Ｓ
ｉＮ膜が被覆された領域の酸化が抑えられ、素子分離領
域となる部分のみ４００ｎｍの酸化膜が素子分離酸化膜
２２として形成され、活性化領域とアライメントマーク
２９が形成される。そして、リン酸によりシリコン基板
２１上のＳｉＮ膜３２を除去する。さらに、１％ふっ酸
（ＨＦ）により酸化膜をエッチングすることで、活性化
領域上の酸化膜３１を除去し、その後、熱酸化により活
性化領域上及びアライメントマーク２９上にゲート酸化
膜２３を形成する（図２（ｂ））。2. Description of the Related Art Conventionally, the problems to be solved by the invention
The alignment mark of the mask for manufacturing the semiconductor device was formed by the following method. First, after the oxide film 31 is formed on the entire surface of the silicon substrate 21 by thermal oxidation, the SiN film 32 is formed on the entire surface of the oxide film 31 by the CVD method. Then, a resist is applied on the entire surface of the silicon substrate 21, and the resist is selectively removed by a photolithography process only in a portion to be an element isolation region. afterwards,
By using the resist as a mask, the SiN film 31 only in the portion to be the element isolation region is removed by etching, and the resist is further removed (FIG. 2A). Then 400n by thermal oxidation
m oxide film is formed. Due to the oxidation resistance of the SiN film, S
Oxidation of the region covered with the iN film is suppressed, and a 400 nm oxide film is formed as the element isolation oxide film 22 only in the portion to be the element isolation region, and the activation region and the alignment mark 29 are formed. Then, the SiN film 32 on the silicon substrate 21 is removed by phosphoric acid. Further, the oxide film 31 on the activation region is removed by etching the oxide film with 1% hydrofluoric acid (HF), and then the gate oxide film 23 is formed on the activation region and the alignment mark 29 by thermal oxidation. Formed (FIG. 2B).
【０００３】次いで、シリコン基板２１上全面にレジス
ト２５を塗布し、フォトリソグラフィにより、アライメ
ントマーク２９及びその周辺領域のレジスト２５を除去
する（図２（ｃ））。その後、レジスト２５と素子分離
膜２２とをマスクとしてシリコン基板２１を選択的にエ
ッチングし、アライメントマーク２９の段差を強調して
いた（図２（ｄ））。Next, a resist 25 is applied on the entire surface of the silicon substrate 21, and the resist 25 in the alignment mark 29 and its peripheral region is removed by photolithography (FIG. 2C). After that, the silicon substrate 21 was selectively etched using the resist 25 and the element isolation film 22 as a mask to emphasize the step of the alignment mark 29 (FIG. 2D).
【０００４】次いで、通常の方法により所望の素子形成
工程を行い、半導体装置を作製する。ところが、上記し
た半導体装置の製造方法では、素子分離工程で作成され
たアライメントマーク２９の段差を強調するためにフォ
トリソグラフィ工程、ＳｉＯ 2 エッチ工程、シリコンド
ライエッチ工程、レジスト剥離工程の４工程を追加する
必要があり、製造コストが高くなるという課題があっ
た。Then, a desired element is formed by a usual method.
A process is performed and a semiconductor device is manufactured. However,
In the semiconductor device manufacturing method,
To emphasize the step of the alignment mark 29
Lithographic process, SiO 2Etching process, silicon
Add 4 steps of litho etching step and resist stripping step
Required, and there is a problem that the manufacturing cost becomes high.
It was
【０００５】本発明はこのような課題を鑑みなされたも
のであって、半導体装置の製造方法の工程を増加させる
ことなく、アライメントマークの段差を強調することが
できる半導体装置の製造方法を提供することを目的とし
ている。The present invention has been made in view of the above problems, and provides a method of manufacturing a semiconductor device capable of emphasizing a step of an alignment mark without increasing the number of steps of the method of manufacturing a semiconductor device. Is intended.
【０００６】[0006]
【課題を解決するための手段】本発明によれば、（ｉ）
半導体基板上に素子分離膜を形成して活性化領域ととも
にアライメントマークを形成した後、前記半導体基板上
にゲート酸化膜を形成する工程、(ii)該ゲート酸化膜に
コンタクトホールを形成するとともに、前記アライメン
トマーク及びその周辺領域上の前記ゲート酸化膜を除去
する工程、(iii）前記コンタクトホール及び前記アライ
メントマークを含む前記半導体基板上にポリシリコンを
積層する工程、(iv)フォトリソグラフィ工程により前記
ポリシリコンをエッチングして前記半導体基板と接続さ
れたゲート電極を形成するとともに、前記アライメント
マーク上のポリシリコン及び前記半導体基板をエッチン
グし、アライメントマークを強調する工程を含む半導体
装置の製造方法が提供される。According to the present invention, (i)
A step of forming an element isolation film on a semiconductor substrate and forming an alignment mark together with an activated region, and then forming a gate oxide film on the semiconductor substrate, (ii) forming a contact hole in the gate oxide film, Removing the gate oxide film on the alignment mark and its peripheral region, (iii) stacking polysilicon on the semiconductor substrate including the contact hole and the alignment mark, (iv) photolithography process Provided is a method for manufacturing a semiconductor device, which includes a step of etching polysilicon to form a gate electrode connected to the semiconductor substrate and etching the polysilicon on the alignment mark and the semiconductor substrate to emphasize the alignment mark. To be done.
【０００７】この発明において、半導体基板は通常基板
として用いられるものであれば、特に限定されるもので
はないが、シリコン基板が好ましい。この半導体基板上
に、公知の方法、例えば、ＬＯＣＯＳ法等によりＳｉＯ
2 の素子分離膜を形成し、活性化領域を確保するととも
に、アライメントマークを形成する。アライメントマー
クの大きさは、特に限定されるものではなく、半導体装
置の大きさ等により適宜選択することができる。In the present invention, the semiconductor substrate is not particularly limited as long as it is used as a normal substrate, but a silicon substrate is preferable. SiO 2 is formed on this semiconductor substrate by a known method, for example, LOCOS method.
An element isolation film of 2 is formed to secure an activated region and an alignment mark is formed. The size of the alignment mark is not particularly limited and can be appropriately selected depending on the size of the semiconductor device and the like.
【０００８】そして、活性化領域上にゲート酸化膜を形
成する。ゲート酸化膜は公知の方法、例えば、熱酸化、
ＣＶＤ法等により形成することができる。その際の膜厚
は約１０〜５０ｎｍが好ましい。さらに、ゲート酸化膜
にコンタクトホールを形成するとともに、アライメント
マーク及びその周辺領域上のゲート酸化膜を除去する。
この際、ゲート酸化膜上に、ゲート酸化膜を保護するた
めに２０〜８０ｎｍ程度の膜厚のポリシリコン膜を形成
してもよい。ゲート酸化膜上にポリシリコン膜を形成す
る場合には、ポリシリコン膜上にフォトレジストを塗布
し、通常のフォトリソグラフィ工程によりゲート酸化膜
とともにポリシリコン膜をパターニングしてコンタクト
ホールを形成することができる。また、それと同時にア
ライメントマーク及びその周辺領域上のゲート酸化膜を
除去することができる。Then, a gate oxide film is formed on the active region. The gate oxide film is formed by a known method, for example, thermal oxidation,
It can be formed by a CVD method or the like. The film thickness at that time is preferably about 10 to 50 nm. Further, a contact hole is formed in the gate oxide film and the gate oxide film on the alignment mark and its peripheral region is removed.
At this time, a polysilicon film having a film thickness of about 20 to 80 nm may be formed on the gate oxide film to protect the gate oxide film. When forming a polysilicon film on a gate oxide film, a photoresist may be applied on the polysilicon film and the polysilicon film may be patterned together with the gate oxide film by a normal photolithography process to form a contact hole. it can. At the same time, the gate oxide film on the alignment mark and its peripheral region can be removed.
【０００９】次いで、コンタクトホール及びアライメン
トマークを含む半導体基板上全面にポリシリコンを積層
する。その際、ポリシリコンは公知の方法、例えば、Ｓ
ｉＨ 4 等を用いるＣＶＤ法等により堆積することができ
る。ポリシリコンの膜厚は約８０〜２００ｎｍが好まし
い。そして、このポリシリコンをフォトリソグラフィ工
程等によりエッチング加工して、半導体基板と接続され
たゲート電極を形成する。その際、半導体基板のアライ
メントマーク上にはポリシリコンが堆積されているのみ
であるので、ポリシリコンのエッチング加工時にオーバ
ーエッチングによって、自己整合的にアライメントマー
クが形成された領域の半導体基板自体がエッチングさ
れ、アライメントマークが強調される。Next, contact holes and alignment
Polysilicon is laminated on the entire surface of the semiconductor substrate including the mark
To do. At this time, polysilicon is formed by a known method, for example, S
iH FourCan be deposited by the CVD method using
It The thickness of polysilicon is preferably about 80 to 200 nm
Yes. Then, this polysilicon is photolithographically processed.
It is connected to the semiconductor substrate by etching according to the process
Forming a gate electrode. At that time, align the semiconductor substrate
Only polysilicon is deposited on the ment mark
Therefore, when etching polysilicon,
-By etching, self-aligning alignment marks
The semiconductor substrate itself in the area where the
The alignment mark is highlighted.
【００１０】[0010]
【作用】本発明の半導体装置の製造方法によれば、ゲー
ト電極のエッチング加工時に、アライメントマーク上に
は、ゲート酸化膜、エッチングマスク等が存在しないた
めに、オーバーエッチングにより自己整合的にアライメ
ントマークが形成された領域の半導体基板自体がエッチ
ングされ、アライメントマークが強調されることとな
る。According to the method of manufacturing a semiconductor device of the present invention, since the gate oxide film, the etching mask, and the like do not exist on the alignment mark during the etching process of the gate electrode, the alignment mark is self-aligned by overetching. The semiconductor substrate itself in the region where the mark is formed is etched, and the alignment mark is emphasized.
【００１１】[0011]
【実施例】以下、図面に基づいて本発明の半導体装置の
製造方法の実施例を説明する。まず、半導体基板である
シリコン基板１１上全面に熱酸化により１５ｎｍの酸化
膜を形成した後、酸化膜上全面にＣＶＤ法によりＳｉＮ
膜を１２０ｎｍ形成する。そして、レジストをシリコン
基板１１上全面に塗布し、フォトリソグラフィ工程によ
り素子分離領域となる部分のみレジストを選択的に取り
除く。その後、レジストをマスクとして素子分離領域と
なる部分のみのＳｉＮ膜をエッチング除去し、さらにレ
ジストを除去する。次いで、熱酸化により４００ｎｍの
酸化膜を形成する。ＳｉＮ膜の耐酸化性のため、ＳｉＮ
膜が被覆された領域の酸化が抑えられ、素子分離領域と
なる部分のみ４００ｎｍの酸化膜が素子分離酸化膜１２
として形成され、活性化領域及びアライメントマーク１
９が形成される。そして、リン酸によりシリコン基板１
１上のＳｉＮ膜を除去する。さらに、１％ふっ酸（Ｈ
Ｆ）により酸化膜を２０ｎｍエッチングすることで、活
性化領域上の酸化膜を除去し、その後、熱酸化により活
性化領域上及びアライメントマーク１９上にゲート酸化
膜１３を１０ｎｍ形成する（図１（ａ））。Embodiments of the method for manufacturing a semiconductor device of the present invention will be described below with reference to the drawings. First, a 15 nm oxide film is formed on the entire surface of a silicon substrate 11 which is a semiconductor substrate by thermal oxidation, and then SiN is formed on the entire surface of the oxide film by a CVD method.
The film is formed to 120 nm. Then, a resist is applied to the entire surface of the silicon substrate 11, and the resist is selectively removed by a photolithography process only in a portion to be an element isolation region. Then, using the resist as a mask, the SiN film only in the portion to be the element isolation region is removed by etching, and the resist is removed. Then, a 400 nm oxide film is formed by thermal oxidation. Due to the oxidation resistance of the SiN film, SiN
Oxidation of the region covered with the film is suppressed, and the oxide film of 400 nm is formed as the element isolation oxide film 12 only in the portion to be the element isolation region.
Formed as an active region and alignment mark 1
9 is formed. Then, the silicon substrate 1 is made of phosphoric acid.
The SiN film on 1 is removed. Furthermore, 1% hydrofluoric acid (H
F) etches the oxide film by 20 nm to remove the oxide film on the activated region, and then forms 10 nm of gate oxide film 13 on the activated region and on the alignment mark 19 by thermal oxidation (FIG. 1 ( a)).
【００１２】次いで、ゲート酸化膜１３上全面にＣＶＤ
法により５０ｎｍの多結晶シリコン１４を堆積した後、
シリコン基板１１上全面にレジスト１５を塗布し、フォ
トリソグラフィにより、後工程で作製するゲート電極と
活性化領域とを接続するコンタクトホール１６のレジス
トパターンを形成する（図１（ｂ））。この際、アライ
メントマーク１９上のゲート酸化膜１３及び多結晶シリ
コン１４も同時に除去されるように、レジストパターン
を作成する。Next, CVD is performed on the entire surface of the gate oxide film 13.
After depositing 50 nm of polycrystalline silicon 14 by the
A resist 15 is applied on the entire surface of the silicon substrate 11, and a resist pattern of a contact hole 16 that connects a gate electrode to be formed in a later step and an activation region is formed by photolithography (FIG. 1B). At this time, a resist pattern is formed so that the gate oxide film 13 and the polycrystalline silicon 14 on the alignment mark 19 are also removed at the same time.
【００１３】次に、レジスト１５をマスクとして多結晶
シリコン１４をエッチングする。さらにレジスト１５を
除去した後、１％ＨＦによりゲート酸化膜１３を１５ｎ
ｍエッチングすることで、コンタクトホール１６部分の
シリコン基板１１を露出させる（図１（ｃ））。さら
に、シリコン基板１１上全面に、ＣＶＤ法により多結晶
シリコン１７を１００ｎｍ堆積した後、レジスト１８を
塗布し、フォトリソグラフィによってゲート電極を形成
するためのレジストパターンを形成する。この際、アラ
イメントマーク１９上にはレジストパターンが被覆しな
いようにパターンを設定する。次にレジスト１８をエッ
チングマスクとして多結晶シリコン１７をＲＩＥにより
選択的にエッチングする。この工程で、アライメントマ
ーク１９上には、レジスト１８もゲート酸化膜１３も存
在しないため、オーバエッチ時にシリコン基板１１がエ
ッチングされ、アライメントマーク１９の段差が強調さ
れる（図１（ｄ））。つまりこの場合、多結晶シリコン
１７のオーバエッチは多結晶シリコン１７の膜厚に換算
して約５０ｎｍ程度であるが、オーバエッチ時には被エ
ッチング物である多結晶シリコン１７がほとんどなくな
っているため、エッチレートが約２倍に速くなり、シリ
コン基板１１は１００ｎｍ程度エッチングされ、アライ
メントマーク１９の段差が強調されることとなる。Next, the polycrystalline silicon 14 is etched using the resist 15 as a mask. Further, after removing the resist 15, the gate oxide film 13 is removed to 15n by 1% HF.
The silicon substrate 11 in the contact hole 16 portion is exposed by performing m etching (FIG. 1C). Furthermore, after depositing 100 nm of polycrystalline silicon 17 on the entire surface of the silicon substrate 11 by the CVD method, a resist 18 is applied and a resist pattern for forming a gate electrode is formed by photolithography. At this time, a pattern is set so that the resist pattern does not cover the alignment mark 19. Next, the polycrystalline silicon 17 is selectively etched by RIE using the resist 18 as an etching mask. In this step, since neither the resist 18 nor the gate oxide film 13 exists on the alignment mark 19, the silicon substrate 11 is etched at the time of overetching, and the step of the alignment mark 19 is emphasized (FIG. 1D). That is, in this case, the over-etching of the polycrystalline silicon 17 is about 50 nm in terms of the film thickness of the polycrystalline silicon 17, but since the polycrystalline silicon 17 which is the object to be etched is almost lost during the over-etching, The rate is doubled, the silicon substrate 11 is etched by about 100 nm, and the step of the alignment mark 19 is emphasized.
【００１４】次いで、通常の方法により所望の素子形成
工程を行い、半導体装置を作製する。Next, a desired element forming step is performed by a usual method to manufacture a semiconductor device.
【００１５】[0015]
【発明の効果】本発明の半導体装置の製造方法によれ
ば、（ｉ）半導体基板上に素子分離膜を形成して活性化
領域とともにアライメントマークを形成した後、前記半
導体基板上にゲート酸化膜を形成する工程、(ii)該ゲー
ト酸化膜にコンタクトホールを形成するとともに、前記
アライメントマーク及びその周辺領域上の前記ゲート酸
化膜を除去する工程、(iii）前記コンタクトホール及び
前記アライメントマークを含む前記半導体基板上にポリ
シリコンを積層する工程、(iv)フォトリソグラフィ工程
により前記ポリシリコンをエッチングして前記半導体基
板と接続されたゲート電極を形成するとともに、前記ア
ライメントマーク上のポリシリコン及び前記半導体基板
をエッチングし、アライメントマークを強調する工程を
含むので、ゲート電極のエッチング加工時に自己整合的
にアライメントマークを強調することができる。つま
り、ゲート電極のエッチング加工時に、アライメントマ
ーク上には、ゲート酸化膜、エッチングマスク等が存在
しないため、オーバーエッチングによりアライメントマ
ークが形成された領域の半導体基板自体がエッチングさ
れる。従って、製造工程を増やすことなく、素子分離工
程で形成されたアライメントマークに対して、自己整合
的に半導体基板をエッチングしてアライメントマークの
段差を強調することができる。According to the method of manufacturing a semiconductor device of the present invention, (i) an element isolation film is formed on a semiconductor substrate to form an alignment mark together with an activation region, and then a gate oxide film is formed on the semiconductor substrate. And (ii) forming a contact hole in the gate oxide film and removing the gate oxide film on the alignment mark and its peripheral region, (iii) including the contact hole and the alignment mark A step of stacking polysilicon on the semiconductor substrate, (iv) etching the polysilicon by a photolithography step to form a gate electrode connected to the semiconductor substrate, and the polysilicon on the alignment mark and the semiconductor Since it includes the steps of etching the substrate and highlighting the alignment marks, In a self-aligned manner it is possible to emphasize the alignment mark at the time of etching processing. That is, since the gate oxide film, the etching mask, and the like do not exist on the alignment mark during the etching process of the gate electrode, the semiconductor substrate itself in the region where the alignment mark is formed is overetched. Therefore, it is possible to emphasize the step of the alignment mark by etching the semiconductor substrate in a self-aligned manner with respect to the alignment mark formed in the element isolation process without increasing the manufacturing process.
【図１】本発明の半導体装置の製造方法の実施例を示す
工程説明図である。FIG. 1 is a process explanatory view showing an embodiment of a method for manufacturing a semiconductor device of the present invention.
【図２】従来の半導体装置の製造方法の実施例を示す工
程説明図である。FIG. 2 is a process explanatory view showing an example of a conventional method for manufacturing a semiconductor device.
１１ 半導体基板 １２ 素子分離膜 １３ ゲート酸化膜 １６ コンタクトホール １７ ポリシリコン １９ アライメントマーク 11 semiconductor substrate 12 element isolation film 13 gate oxide film 16 contact hole 17 polysilicon 19 alignment mark
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｓ 7352−4Ｍ 21/318 7352−4Ｍ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI Technical indication H01L 21/316 S 7352-4M 21/318 7352-4M
Claims (1)
して活性化領域とともにアライメントマークを形成した
後、前記半導体基板上にゲート酸化膜を形成する工程、 (ii)該ゲート酸化膜にコンタクトホールを形成するとと
もに、前記アライメントマーク及びその周辺領域上の前
記ゲート酸化膜を除去する工程、 (iii）前記コンタクトホール及び前記アライメントマー
クを含む前記半導体基板上にポリシリコンを積層する工
程、 (iv)フォトリソグラフィ工程により前記ポリシリコンを
エッチングして前記半導体基板と接続されたゲート電極
を形成するとともに、前記アライメントマーク上のポリ
シリコン及び前記半導体基板をエッチングし、アライメ
ントマークを強調する工程、 を含むことを特徴とする半導体装置の製造方法。1. A step of (i) forming an element isolation film on a semiconductor substrate to form an alignment mark together with an activation region, and then forming a gate oxide film on the semiconductor substrate, (ii) the gate oxide film. Forming a contact hole in the step of removing the gate oxide film on the alignment mark and its peripheral region, (iii) a step of stacking polysilicon on the semiconductor substrate including the contact hole and the alignment mark, (iv) a step of etching the polysilicon by a photolithography step to form a gate electrode connected to the semiconductor substrate, etching the polysilicon and the semiconductor substrate on the alignment mark, and highlighting the alignment mark, A method of manufacturing a semiconductor device, comprising:
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|---|---|---|---|---|
| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
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1992
- 1992-10-26 JP JP4287901A patent/JP2848746B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
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| Publication number | Publication date |
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| JP2848746B2 (en) | 1999-01-20 |
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