JPH0613428A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 メモリチップをフィルムキャリアによるリー
ド・オン・チップ方式のＴＡＢ型パッケージに実装する
に際し、接合ずれによる接合強度低下を発生させず、さ
らにはフォーミング金型等が不要で低コストなメモリチ
ップのＴＡＢパッケージを提供する。 【構成】 ボンディングツール６によりボンディング前
にリード２を規整・変形させたのち前記ボンディングツ
ール６で前記リード２を加圧して半導体チップ９の素子
電極１０へ接合する。
ド・オン・チップ方式のＴＡＢ型パッケージに実装する
に際し、接合ずれによる接合強度低下を発生させず、さ
らにはフォーミング金型等が不要で低コストなメモリチ
ップのＴＡＢパッケージを提供する。 【構成】 ボンディングツール６によりボンディング前
にリード２を規整・変形させたのち前記ボンディングツ
ール６で前記リード２を加圧して半導体チップ９の素子
電極１０へ接合する。
Description
【０００１】
【産業上の利用分野】本発明はＴＡＢパッケージの製造
方法に関し、特にチップの素子電極と接合するインナー
リードのフォーミングに関するものである。
方法に関し、特にチップの素子電極と接合するインナー
リードのフォーミングに関するものである。
【０００２】
【従来の技術】メモリチップは半導体素子の微細加工技
術向上により記憶容量は著しく増大しチップ寸法は大型
化の傾向にある。メモリチップのパッケージは、種類・
寸法および外部端子の配置・位置が半導体メーカー各社
で規格化されており、そのため記憶容量が多くなった大
型のメモリチップは規格統一化されたパッケージへの収
納は極めて困難であった。このような大型のメモリチッ
プを収納するパッケージ形態として（図５−Ａ）に示す
ＬＯＣ（リード・オン・チップ、以下ＬＯＣと称す）方
式のリードフレーム型パッケージ１９が用いられてい
る。この方式は従来チップの周辺に設けられていた素子
電極２１を（同図Ｂ）に示すようにチップ中央に配置し
たメモリチップ（半導体チップ）と素子電極２１と相対
したボンディングリード２２’を有したリードフレーム
２２を用いてパッケージングするもので １）リードフレーム２２のボンディングリード２２’と
半導体チップ２０の素子電極２１とのワイヤボンディン
グ３９が半導体チップ２０の中央で行なわれるため、
（同図Ｃ）に示す従来のパッケージで必要であった半導
体チップ２０の周辺のボンディング領域Ｗ１、Ｗ２が不
要となりパッケージ幅Ｗ３を約２０％小さくでき、パッ
ケージの小型化をはかることができる。 ２）素子電極２１（信号、電源、ＧＮＤ電極）の中央配
置で信号、電源の配線長（図示せず）が短くなり、配線
容量と配線抵抗の低減により配線遅延とノイズが低減さ
れメモリアクセスの高速度化と半導体チップ２０の電気
特性を大幅に向上することができる。 ３）リードフレーム２２には半導体チップ２０をダイボ
ンドするダイパッド１８が存在しないためパッケージモ
ールド後におけるリードフレーム２２とモールド樹脂２
３の界面のクラックが発生しにくく耐湿性を向上でき
る。 ４）ダイパッドがないリードフレーム２２のため半導体
チップ２０のセル構造およびセル配置変更等によって生
じた品種変更においてもこれまでのリードフレーム２２
およびモールド形成金型が使用でき、製造コストを下げ
ることができる。
術向上により記憶容量は著しく増大しチップ寸法は大型
化の傾向にある。メモリチップのパッケージは、種類・
寸法および外部端子の配置・位置が半導体メーカー各社
で規格化されており、そのため記憶容量が多くなった大
型のメモリチップは規格統一化されたパッケージへの収
納は極めて困難であった。このような大型のメモリチッ
プを収納するパッケージ形態として（図５−Ａ）に示す
ＬＯＣ（リード・オン・チップ、以下ＬＯＣと称す）方
式のリードフレーム型パッケージ１９が用いられてい
る。この方式は従来チップの周辺に設けられていた素子
電極２１を（同図Ｂ）に示すようにチップ中央に配置し
たメモリチップ（半導体チップ）と素子電極２１と相対
したボンディングリード２２’を有したリードフレーム
２２を用いてパッケージングするもので １）リードフレーム２２のボンディングリード２２’と
半導体チップ２０の素子電極２１とのワイヤボンディン
グ３９が半導体チップ２０の中央で行なわれるため、
（同図Ｃ）に示す従来のパッケージで必要であった半導
体チップ２０の周辺のボンディング領域Ｗ１、Ｗ２が不
要となりパッケージ幅Ｗ３を約２０％小さくでき、パッ
ケージの小型化をはかることができる。 ２）素子電極２１（信号、電源、ＧＮＤ電極）の中央配
置で信号、電源の配線長（図示せず）が短くなり、配線
容量と配線抵抗の低減により配線遅延とノイズが低減さ
れメモリアクセスの高速度化と半導体チップ２０の電気
特性を大幅に向上することができる。 ３）リードフレーム２２には半導体チップ２０をダイボ
ンドするダイパッド１８が存在しないためパッケージモ
ールド後におけるリードフレーム２２とモールド樹脂２
３の界面のクラックが発生しにくく耐湿性を向上でき
る。 ４）ダイパッドがないリードフレーム２２のため半導体
チップ２０のセル構造およびセル配置変更等によって生
じた品種変更においてもこれまでのリードフレーム２２
およびモールド形成金型が使用でき、製造コストを下げ
ることができる。
【０００３】等の特徴を有するものであった。しかし、
近年電子機器の小型・軽量・高機能化をはかる目的で多
数のメモリパッケージを高密度に実装するためパッケー
ジ厚が薄いフィルムキャリアによるＬＯＣ方式のＴＡＢ
型パッケージが開発されている。
近年電子機器の小型・軽量・高機能化をはかる目的で多
数のメモリパッケージを高密度に実装するためパッケー
ジ厚が薄いフィルムキャリアによるＬＯＣ方式のＴＡＢ
型パッケージが開発されている。
【０００４】（同図Ｄ）にフィルムキャリアによるＬＯ
Ｃ方式のＴＡＢ型パッケージ２４を示す。ＴＡＢ型パッ
ケージ２４のボンディング方式としてはこのようなチッ
プ寸法が大型で素子電極数が２０〜４０と比較的少ない
メモリチップにおいては従来のギャングボンディング法
（一括接合）ではなくフィルムキャリア２５のインナー
リード２６とチップの素子電極２１との接合を（図６）
に示すようにワイヤボンディングと同様に一点々個々
に、半導体チップ２０の素子電極２１の寸法に近い圧接
面２７を有したボンディングツール２８で加圧して行な
うシングルポイント法（個別接合）が用いられる。この
方式はポリイミドから成る可とう性フィルム２９に約３
５ミクロン厚の圧延銅でリードが形成されたフィルムキ
ャリア２５を用いるものである。半導体チップ２０は前
記と同様にチップ中央に素子電極２１が設けられ、イン
ナーリード２６と素子電極２１はＡｕバンプ３１を介し
て接合される。
Ｃ方式のＴＡＢ型パッケージ２４を示す。ＴＡＢ型パッ
ケージ２４のボンディング方式としてはこのようなチッ
プ寸法が大型で素子電極数が２０〜４０と比較的少ない
メモリチップにおいては従来のギャングボンディング法
（一括接合）ではなくフィルムキャリア２５のインナー
リード２６とチップの素子電極２１との接合を（図６）
に示すようにワイヤボンディングと同様に一点々個々
に、半導体チップ２０の素子電極２１の寸法に近い圧接
面２７を有したボンディングツール２８で加圧して行な
うシングルポイント法（個別接合）が用いられる。この
方式はポリイミドから成る可とう性フィルム２９に約３
５ミクロン厚の圧延銅でリードが形成されたフィルムキ
ャリア２５を用いるものである。半導体チップ２０は前
記と同様にチップ中央に素子電極２１が設けられ、イン
ナーリード２６と素子電極２１はＡｕバンプ３１を介し
て接合される。
【０００５】このシングルポイント法における接合方法
を（図６）に示す。（同図Ａ）は転写バンプ方式でイン
ナーリード２６にバンプ３０を形成したフィルムキャリ
ア２５と半導体チップ２０を示したもので、まずインナ
ーリード２６を半導体チップ２０の素子電極２１と位置
合わせが行なわれる。位置合わせ後、インナーリード２
６を一本ずつボンディングツール２８でインナーリード
２６の上より圧接３１、超音波を印加し、インナーリー
ド２６に形成されたバンプ３０を塑性変形させ、インナ
ーリード２６と半導体チップ２０の素子電極２１とを接
合する（同図Ｂ）。接合は半導体チップ２０の素子電極
２１の形成分すなわち、インナーリード２６の本数分、
上記工程Ｂを繰り返し行なわれるものである（同図Ｃ，
Ｄ）。
を（図６）に示す。（同図Ａ）は転写バンプ方式でイン
ナーリード２６にバンプ３０を形成したフィルムキャリ
ア２５と半導体チップ２０を示したもので、まずインナ
ーリード２６を半導体チップ２０の素子電極２１と位置
合わせが行なわれる。位置合わせ後、インナーリード２
６を一本ずつボンディングツール２８でインナーリード
２６の上より圧接３１、超音波を印加し、インナーリー
ド２６に形成されたバンプ３０を塑性変形させ、インナ
ーリード２６と半導体チップ２０の素子電極２１とを接
合する（同図Ｂ）。接合は半導体チップ２０の素子電極
２１の形成分すなわち、インナーリード２６の本数分、
上記工程Ｂを繰り返し行なわれるものである（同図Ｃ，
Ｄ）。
【０００６】これによりリードフレーム厚、ボンディン
グワイヤのループ高さの分だけパッケージ厚を約８０％
に薄くすることができ、（図７）に示すようにＴＡＢパ
ッケージ２４を数段積層して電子機器（図示せず）の回
路基板３２へ搭載することにより電子機器を小型・軽量
でかつ高機能化を容易に実現できるものであった。
グワイヤのループ高さの分だけパッケージ厚を約８０％
に薄くすることができ、（図７）に示すようにＴＡＢパ
ッケージ２４を数段積層して電子機器（図示せず）の回
路基板３２へ搭載することにより電子機器を小型・軽量
でかつ高機能化を容易に実現できるものであった。
【０００７】
【発明が解決しようとする課題】しかしながらメモリチ
ップをＴＡＢ型パッケージする場合、チップの素子面に
は電気的な絶縁とメモリセルの放射性不純物による誤動
作防止のため放射性不純物に対し遮蔽効果のある絶縁材
料３８のポリイミドがフィルム状で５０〜１５０ミクロ
ン形成される構造となっている。そのため（図８Ａ）に
示すとおりフィルムキャリアから導出したインナーリー
ド２６とチップ２０の素子電極２１との間には２５〜１
２５ミクロンの間隔Ｈが生じる。この間隔Ｈがインナー
リード２６へのバンプ転写工程およびインナーリード２
６と半導体チップ２０の素子電極２１との接合の際、段
差部が支点Ｐとなってインナーリード２６は孤を描いて
ボンディングされるので素子電極２１とインナーリード
２６のバンプ３０に接合ずれＬが必然的に生じる。従来
においては間隔Ｈが存在しないためインナーリード２６
のバンプ３０直下に半導体チップ２０の素子電極２１が
位置するため接合ずれＬは発生しない。従ってこの接合
ずれＬのため必要接合面積が得られないため接合強度が
著しく低下するものである。また従来フィルムキャリア
のインナーリードをフォーミングする場合フォーミング
形状・状態に合わせた金型で挟み込んで（図示せず）イ
ンナーリードのフォーミングが行なわれる。この時フォ
ーミングは通常フィルムキャリアの製造後フィルムキャ
リアメーカーによって実施されるがインナーリードフォ
ーミング後ユーザーに納品の際の輸送途上で（同図Ｂ）
に示すようにフォーミングによってバンプの位置ずれ３
３およびバンプの脱落３４が発生し、たとえばバンプ付
きのフィルムキャリアにおいてはこのようなバンプ脱落
等の製品不良を発生させるものであった。一方、ユーザ
ー側でインナーリード２６のフォーミングを行なう際に
しても金型設計や、金型のフォーミング条件（圧力、時
間、温度）が不適切な場合同様にバンプ脱落３４やバン
プの位置ずれ３３による接合不良、そしてフォーミング
金型による強制的なフォーミングによるインナーリード
２６の曲がり部分の金属疲労からのリードクラック３５
の発生およびリードめっき皮膜３６の損傷が生じるもの
であった。これによりインナーリード２６の下地である
Ｃｕ３７が露出し、樹脂モールド工程およびパッケージ
の環境試験の熱ストレスによってインナーリードに断
線、腐食が発生による信頼性低下、さらにはインナーリ
ード用の高精度で高価なフォーミング金型を品種ごとに
用意する必要がありＴＡＢパッケージの製造コストを著
しく高めるなどの問題点を有していた。
ップをＴＡＢ型パッケージする場合、チップの素子面に
は電気的な絶縁とメモリセルの放射性不純物による誤動
作防止のため放射性不純物に対し遮蔽効果のある絶縁材
料３８のポリイミドがフィルム状で５０〜１５０ミクロ
ン形成される構造となっている。そのため（図８Ａ）に
示すとおりフィルムキャリアから導出したインナーリー
ド２６とチップ２０の素子電極２１との間には２５〜１
２５ミクロンの間隔Ｈが生じる。この間隔Ｈがインナー
リード２６へのバンプ転写工程およびインナーリード２
６と半導体チップ２０の素子電極２１との接合の際、段
差部が支点Ｐとなってインナーリード２６は孤を描いて
ボンディングされるので素子電極２１とインナーリード
２６のバンプ３０に接合ずれＬが必然的に生じる。従来
においては間隔Ｈが存在しないためインナーリード２６
のバンプ３０直下に半導体チップ２０の素子電極２１が
位置するため接合ずれＬは発生しない。従ってこの接合
ずれＬのため必要接合面積が得られないため接合強度が
著しく低下するものである。また従来フィルムキャリア
のインナーリードをフォーミングする場合フォーミング
形状・状態に合わせた金型で挟み込んで（図示せず）イ
ンナーリードのフォーミングが行なわれる。この時フォ
ーミングは通常フィルムキャリアの製造後フィルムキャ
リアメーカーによって実施されるがインナーリードフォ
ーミング後ユーザーに納品の際の輸送途上で（同図Ｂ）
に示すようにフォーミングによってバンプの位置ずれ３
３およびバンプの脱落３４が発生し、たとえばバンプ付
きのフィルムキャリアにおいてはこのようなバンプ脱落
等の製品不良を発生させるものであった。一方、ユーザ
ー側でインナーリード２６のフォーミングを行なう際に
しても金型設計や、金型のフォーミング条件（圧力、時
間、温度）が不適切な場合同様にバンプ脱落３４やバン
プの位置ずれ３３による接合不良、そしてフォーミング
金型による強制的なフォーミングによるインナーリード
２６の曲がり部分の金属疲労からのリードクラック３５
の発生およびリードめっき皮膜３６の損傷が生じるもの
であった。これによりインナーリード２６の下地である
Ｃｕ３７が露出し、樹脂モールド工程およびパッケージ
の環境試験の熱ストレスによってインナーリードに断
線、腐食が発生による信頼性低下、さらにはインナーリ
ード用の高精度で高価なフォーミング金型を品種ごとに
用意する必要がありＴＡＢパッケージの製造コストを著
しく高めるなどの問題点を有していた。
【０００８】本発明は上記問題点に鑑み、メモリチップ
をフィルムキャリアによるＬＯＣ方式のＴＡＢ型パッケ
ージに実装するに際し、インナーリードのフォーミング
をボンディングツールで成形・規整および位置合わせを
行ったのちインナーリードをチップの素子電極と接合す
ることで、接合ずれによる接合強度低下を発生させず、
さらにはフォーミング金型等が不要で低コストなメモリ
チップのＴＡＢパッケージを提供するものである。
をフィルムキャリアによるＬＯＣ方式のＴＡＢ型パッケ
ージに実装するに際し、インナーリードのフォーミング
をボンディングツールで成形・規整および位置合わせを
行ったのちインナーリードをチップの素子電極と接合す
ることで、接合ずれによる接合強度低下を発生させず、
さらにはフォーミング金型等が不要で低コストなメモリ
チップのＴＡＢパッケージを提供するものである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め本発明では、フィルム上のインナーリードにバンプを
接合転写する際およびすでにインナーリードにバンプが
接合転写されたインナーリードのバンプを半導体チップ
の素子電極と接合する際においてボンディングツールを
インナーリードに接触させて絶縁材料の厚さ分インナー
リードを押し下げ、絶縁材料の厚さの段差に沿ってイン
ナーリードを変形させた後、前記インナーリードとバン
プとの接合転写あるいはインナーリードのバンプと半導
体チップの素子電極との接合を行なうものである。
め本発明では、フィルム上のインナーリードにバンプを
接合転写する際およびすでにインナーリードにバンプが
接合転写されたインナーリードのバンプを半導体チップ
の素子電極と接合する際においてボンディングツールを
インナーリードに接触させて絶縁材料の厚さ分インナー
リードを押し下げ、絶縁材料の厚さの段差に沿ってイン
ナーリードを変形させた後、前記インナーリードとバン
プとの接合転写あるいはインナーリードのバンプと半導
体チップの素子電極との接合を行なうものである。
【００１０】
【作用】本発明は上記した方法によってフィルムの絶縁
材料によって生じたインナーリードとバンプおよび半導
体チップの素子電極間の間隔をボンディングツールによ
り一本一本インナーリードを規整・変形させたのち前記
ボンディングツールで前記リードを加圧して半導体チッ
プの素子電極へ接合することにより段差によるボンディ
ング時の接合ずれが生じず、バンプと半導体チップの接
合の信頼性が損なわれない。そしてフィルムキャリアの
フォーミング工程が不要となり、著しく高価なフォーミ
ング金型を必要としない。また、素子電極配置位置が異
なるチップにおいて品種ごとのフォーミング金型が不要
となり品種に対する品種変更を迅速かつ容易に行うこと
ができる。さらには、フォーミング金型による強制的な
インナーリードの成形と比較してインナーリードに金属
疲労を生じさせにくくこれにより樹脂モールド等の熱ス
トレスによるインナーリードの断線・接合はがれ等の接
合不良を低減でき信頼性をきわめて向上できることとな
る。
材料によって生じたインナーリードとバンプおよび半導
体チップの素子電極間の間隔をボンディングツールによ
り一本一本インナーリードを規整・変形させたのち前記
ボンディングツールで前記リードを加圧して半導体チッ
プの素子電極へ接合することにより段差によるボンディ
ング時の接合ずれが生じず、バンプと半導体チップの接
合の信頼性が損なわれない。そしてフィルムキャリアの
フォーミング工程が不要となり、著しく高価なフォーミ
ング金型を必要としない。また、素子電極配置位置が異
なるチップにおいて品種ごとのフォーミング金型が不要
となり品種に対する品種変更を迅速かつ容易に行うこと
ができる。さらには、フォーミング金型による強制的な
インナーリードの成形と比較してインナーリードに金属
疲労を生じさせにくくこれにより樹脂モールド等の熱ス
トレスによるインナーリードの断線・接合はがれ等の接
合不良を低減でき信頼性をきわめて向上できることとな
る。
【００１１】
【実施例】以下本発明の実施例を図面を参照しながら説
明する。
明する。
【００１２】（図１）は本発明の第一の実施例であるフ
ィルムキャリアのインナーリードへのバンプ転写工程時
にインナーリードのフォーミング行なう方法について示
したものである。（同図Ａ）においてバンプ形成基板１
に形成されたバンプ５とフィルムキャリア４のインナー
リード２とを位置合わせを行う。次にフィルムキャリア
４より導出するインナーリード２のＡへボンディングツ
ール６を接触させて絶縁フィルム３の側面方向に沿って
ボンディングツール６を降下させインナーリード２をバ
ンプ５近傍へ押し下げる（同図Ｂ）。ボンディングツー
ル６をバンプ５と位置合わせされたインナーリード２上
に移動、インナーリード２に加圧、熱を加えてバンプ５
をインナーリード２へ転写形成する（同図Ｃ）。他のイ
ンナーリード２のバンプ転写も同様にインナーリード２
のＡへボンディングツール６を接触させて絶縁フィルム
３の側面方向に沿ってボンディングツール６を降下させ
インナーリード２をバンプ５の近傍へ押し下げ（同図
Ｄ）、ボンディングツール６をバンプ５と位置合わせさ
れたインナーリード２上に移動、インナーリード２に加
圧、熱を加えてバンプ５をインナーリード２へ転写形成
する（同図Ｅ）。バンプ転写はこのようにしてインナー
リード２の本数分行なわれるものである。
ィルムキャリアのインナーリードへのバンプ転写工程時
にインナーリードのフォーミング行なう方法について示
したものである。（同図Ａ）においてバンプ形成基板１
に形成されたバンプ５とフィルムキャリア４のインナー
リード２とを位置合わせを行う。次にフィルムキャリア
４より導出するインナーリード２のＡへボンディングツ
ール６を接触させて絶縁フィルム３の側面方向に沿って
ボンディングツール６を降下させインナーリード２をバ
ンプ５近傍へ押し下げる（同図Ｂ）。ボンディングツー
ル６をバンプ５と位置合わせされたインナーリード２上
に移動、インナーリード２に加圧、熱を加えてバンプ５
をインナーリード２へ転写形成する（同図Ｃ）。他のイ
ンナーリード２のバンプ転写も同様にインナーリード２
のＡへボンディングツール６を接触させて絶縁フィルム
３の側面方向に沿ってボンディングツール６を降下させ
インナーリード２をバンプ５の近傍へ押し下げ（同図
Ｄ）、ボンディングツール６をバンプ５と位置合わせさ
れたインナーリード２上に移動、インナーリード２に加
圧、熱を加えてバンプ５をインナーリード２へ転写形成
する（同図Ｅ）。バンプ転写はこのようにしてインナー
リード２の本数分行なわれるものである。
【００１３】次に（図２）は本発明の第二の実施例であ
るバンプ転写されたインナーリードと半導体チップの素
子電極とを接合する工程でインナーリードのフォーミン
グを行なう方法について示したものである。（同図Ａ）
においてインナーリード２にバンプ５を形成したインナ
ーリード２を半導体チップ９の素子電極１０と位置合わ
せを行なう。次にインナーリード２と半導体チップ９の
素子電極１０とを位置合わせ後、フィルムキャリア４よ
り導出するインナーリード２の根元付近Ａへボンディン
グツール６を除々に降下させ、絶縁フィルム３の側面方
向に沿って絶縁フィルム３の厚さ分ボンディングツール
６を降下してインナーリード２を整形させる（同図
Ｂ）。次にボンディングツール６をインナーリード２の
先端部へ移動させボンディングツール６でインナーリー
ド２の先端部側面をＸ−Ｙ方向に微動させてバンプ５と
半導体チップ９の素子電極１０と位置合わせを行なう。
位置合わせ後ボンディングツール６でインナーリード２
の上からバンプ５を圧接７、超音波を印加して、インナ
ーリード２のバンプ５を塑性変形させ、バンプ５と半導
体チップ９の素子電極１０とを接合する（同図Ｃ）。接
合は半導体チップ９の素子電極１０の形成分すなわち、
インナーリード２の本数分、ボンディングツール６を移
動させて（同図Ｄ）、上記Ａ〜Ｃを繰り返して半導体チ
ップ９の素子電極１０とインナーリード２の接合を行な
うものである（同図Ｅ）。
るバンプ転写されたインナーリードと半導体チップの素
子電極とを接合する工程でインナーリードのフォーミン
グを行なう方法について示したものである。（同図Ａ）
においてインナーリード２にバンプ５を形成したインナ
ーリード２を半導体チップ９の素子電極１０と位置合わ
せを行なう。次にインナーリード２と半導体チップ９の
素子電極１０とを位置合わせ後、フィルムキャリア４よ
り導出するインナーリード２の根元付近Ａへボンディン
グツール６を除々に降下させ、絶縁フィルム３の側面方
向に沿って絶縁フィルム３の厚さ分ボンディングツール
６を降下してインナーリード２を整形させる（同図
Ｂ）。次にボンディングツール６をインナーリード２の
先端部へ移動させボンディングツール６でインナーリー
ド２の先端部側面をＸ−Ｙ方向に微動させてバンプ５と
半導体チップ９の素子電極１０と位置合わせを行なう。
位置合わせ後ボンディングツール６でインナーリード２
の上からバンプ５を圧接７、超音波を印加して、インナ
ーリード２のバンプ５を塑性変形させ、バンプ５と半導
体チップ９の素子電極１０とを接合する（同図Ｃ）。接
合は半導体チップ９の素子電極１０の形成分すなわち、
インナーリード２の本数分、ボンディングツール６を移
動させて（同図Ｄ）、上記Ａ〜Ｃを繰り返して半導体チ
ップ９の素子電極１０とインナーリード２の接合を行な
うものである（同図Ｅ）。
【００１４】これによりインナーリード２を半導体チッ
プ９の素子電極１０へ接合時、接合に使用するボンディ
ングツール６で絶縁フィルム３の厚さで生じるインナー
リード２と半導体チップ９の素子電極１０間の間隔Ｈに
対し絶縁フィルム３の側面に沿うようインナーリード２
をフォーミング出来、さらにはボンディングツール６で
バンプ５の位置規整をすることによって、より高精度な
接合が可能となる。
プ９の素子電極１０へ接合時、接合に使用するボンディ
ングツール６で絶縁フィルム３の厚さで生じるインナー
リード２と半導体チップ９の素子電極１０間の間隔Ｈに
対し絶縁フィルム３の側面に沿うようインナーリード２
をフォーミング出来、さらにはボンディングツール６で
バンプ５の位置規整をすることによって、より高精度な
接合が可能となる。
【００１５】さらに第三の実施例として（図３）に示す
ようフィルムキャリア４を平坦な面を有するステージ１
１に設置してインナーリード２をボンディングツール６
であらかじめフォーミングのみを行ったのち（同図
Ａ）、インナーリード２と半導体チップ９の素子電極１
０とを位置合わせして、インナーリード２をボンディン
グツール６で圧接（図示せず）、超音波を印可して接合
することも可能である（同図Ｂ）。（図４）はインナー
リード２をボンディングツール６で圧接してフォーミン
グする際のボンディングツール６の動作シーケンスを示
した軌跡図である。縦軸Ｈはボンディングツール６の高
さを示し、横軸Ｔは経過時間を示したものである。イン
ナーリード２を絶縁フィルム３の側面沿って折り曲げは
一定時間Ｔ１の間Ｈ２の高さまでボンディングツール６
を降下してインナーリード２のフォーミングを行う。そ
の後わずかな時間Ｔ２にボンディングツール６をさらに
Ｈ３の高さまで降下する。またＴ１とＴ２の加圧力はＴ
２の方を高く設定するものである。これによりインナー
リード２の折り曲げによる塑性変形が決定的となりイン
ナーリードごとのフォーミング量すなわちインナーリー
ド２の折り曲がり状態の安定化をはかることが出来、ば
らつきのない再現性の優れたフォーミングが可能とな
る。
ようフィルムキャリア４を平坦な面を有するステージ１
１に設置してインナーリード２をボンディングツール６
であらかじめフォーミングのみを行ったのち（同図
Ａ）、インナーリード２と半導体チップ９の素子電極１
０とを位置合わせして、インナーリード２をボンディン
グツール６で圧接（図示せず）、超音波を印可して接合
することも可能である（同図Ｂ）。（図４）はインナー
リード２をボンディングツール６で圧接してフォーミン
グする際のボンディングツール６の動作シーケンスを示
した軌跡図である。縦軸Ｈはボンディングツール６の高
さを示し、横軸Ｔは経過時間を示したものである。イン
ナーリード２を絶縁フィルム３の側面沿って折り曲げは
一定時間Ｔ１の間Ｈ２の高さまでボンディングツール６
を降下してインナーリード２のフォーミングを行う。そ
の後わずかな時間Ｔ２にボンディングツール６をさらに
Ｈ３の高さまで降下する。またＴ１とＴ２の加圧力はＴ
２の方を高く設定するものである。これによりインナー
リード２の折り曲げによる塑性変形が決定的となりイン
ナーリードごとのフォーミング量すなわちインナーリー
ド２の折り曲がり状態の安定化をはかることが出来、ば
らつきのない再現性の優れたフォーミングが可能とな
る。
【００１６】このことにより別工程でフィルムキャリア
４のインナーリード２のフォーミング工程および高価な
フォーミング金型および設備が不要で製造コストが低
減、素子電極に対して常に高精度な接合が可能となる。
また、素子電極配置位置が異なるチップにおいても品種
ごとのフォーミング金型が不要となり品種に対する品種
変更を迅速かつ容易に行うことができる。さらには、フ
ォーミング金型による強制的なインナーリードの成形と
比較してインナーリードに金属疲労を生じさせにくくこ
れにより樹脂モールド等の熱ストレスによるインナーリ
ードの断線・接合はがれ等の接合不良を低減でき信頼性
をきわめて向上できることとなる。なお、インナーリー
ドをフォーミング状態およびインナーリードのフォーミ
ング時のボンディングツールの制御はボンディング装置
において素子電極に対するパターン認識機能および微動
動作機構を設けることにより自由に制御・設定が可能で
ある。本発明でのシングルポイント法によるインナーリ
ードの接合ではあらかじめインナーリードにバンプを転
写、形成された転写バンプ方式でも素子電極２１に直接
バンプ３０を形成するウェハバンプ方式でもいずれにお
いても適用が可能である。また、バンプはＡｕ以外の材
料、たとえば半田においても本発明の適用が可能なこと
は言うまでもない。
４のインナーリード２のフォーミング工程および高価な
フォーミング金型および設備が不要で製造コストが低
減、素子電極に対して常に高精度な接合が可能となる。
また、素子電極配置位置が異なるチップにおいても品種
ごとのフォーミング金型が不要となり品種に対する品種
変更を迅速かつ容易に行うことができる。さらには、フ
ォーミング金型による強制的なインナーリードの成形と
比較してインナーリードに金属疲労を生じさせにくくこ
れにより樹脂モールド等の熱ストレスによるインナーリ
ードの断線・接合はがれ等の接合不良を低減でき信頼性
をきわめて向上できることとなる。なお、インナーリー
ドをフォーミング状態およびインナーリードのフォーミ
ング時のボンディングツールの制御はボンディング装置
において素子電極に対するパターン認識機能および微動
動作機構を設けることにより自由に制御・設定が可能で
ある。本発明でのシングルポイント法によるインナーリ
ードの接合ではあらかじめインナーリードにバンプを転
写、形成された転写バンプ方式でも素子電極２１に直接
バンプ３０を形成するウェハバンプ方式でもいずれにお
いても適用が可能である。また、バンプはＡｕ以外の材
料、たとえば半田においても本発明の適用が可能なこと
は言うまでもない。
【００１７】
【発明の効果】以上のように本発明はボンディングツー
ルによりボンディング前にリードを規整・変形させたの
ち前記ボンディングツールで前記リードを加圧して半導
体チップの素子電極へ接合することによりフィルムキャ
リアのフォーミング工程が不要となり、高価なフォーミ
ング金型を必要としない。また、素子電極配置位置が異
なるチップにおいて品種ごとのフォーミング金型が不要
となり品種に対する品種変更を迅速かつ容易に行うこと
ができる。インナーリードのフォーミング形状はボンデ
ィングツールツールの動かす速度・角度・移動量によっ
て自由に設定出来、自動ボンダにこれらの情報を入力す
ることでフォーミングを正確に実現可能である。さらに
は、フォーミング金型による強制的なインナーリードの
成形と比較してインナーリードに金属疲労を生じさせに
くい樹脂モールド等の熱ストレスによるインナーリード
の断線・接合はがれ等の接合不良を低減でき信頼性をき
わめて向上できる。
ルによりボンディング前にリードを規整・変形させたの
ち前記ボンディングツールで前記リードを加圧して半導
体チップの素子電極へ接合することによりフィルムキャ
リアのフォーミング工程が不要となり、高価なフォーミ
ング金型を必要としない。また、素子電極配置位置が異
なるチップにおいて品種ごとのフォーミング金型が不要
となり品種に対する品種変更を迅速かつ容易に行うこと
ができる。インナーリードのフォーミング形状はボンデ
ィングツールツールの動かす速度・角度・移動量によっ
て自由に設定出来、自動ボンダにこれらの情報を入力す
ることでフォーミングを正確に実現可能である。さらに
は、フォーミング金型による強制的なインナーリードの
成形と比較してインナーリードに金属疲労を生じさせに
くい樹脂モールド等の熱ストレスによるインナーリード
の断線・接合はがれ等の接合不良を低減でき信頼性をき
わめて向上できる。
【図１】本発明の第一の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図２】本発明の第二の実施例を示した半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図３】本発明の第三の実施例を示した半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図４】本発明におけるボンディングツールの動作シー
ケンスを示した軌跡図
ケンスを示した軌跡図
【図５】従来の半導体装置の構成図
【図６】従来の半導体装置の製造方法の工程断面図
【図７】従来の同実施例における半導体装置の実装方法
を示した断面図
を示した断面図
【図８】従来の半導体装置の製造方法における課題説明
のための断面図
のための断面図
１ バンプ形成基板 ２ インナーリード ３ 絶縁フィルム ４ フィルムキャリア ５ バンプ ６ ボンディングツール ７ 圧接 ９ 半導体チップ １０ 素子電極 １１ ステージ
Claims (4)
- 【請求項１】基板上に複数個形成された突起電極とフィ
ルム上のリードを位置合わせする工程と、前記フィルム
上のリードごとにボンディングツールを接触させて前記
リードを突起電極近傍まで押し下げ、前記リードを変形
させる工程と、前記リードを加圧、熱して前記突起電極
を前記リードに転写形成する工程と、前記リードに転写
形成された前記突起電極と半導体チップの電極とを位置
合わせする工程と、ボンディングツールと前記リードを
接触させて前記リードの突起電極と前記半導体チップの
電極との位置合わせを行ない前記リードに加圧、熱を加
えて前記突起電極と前記半導体チップの電極とを接合す
る工程とを備えた半導体装置の製造方法。 - 【請求項２】フィルム上のリードに形成された突起電極
と半導体チップの電極とを位置合わせする工程と、前記
フィルム上のリードごとにボンディングツールを接触さ
せて前記リードの前記突起電極を前記半導体チップの電
極近傍まで押し下げ、前記リードを変形させる工程と、
前記ボンディングツールと前記リードを接触させて前記
リードの突起電極と前記半導体チップの電極との位置合
わせを行ない前記リードに加圧、熱を加えて前記突起電
極と前記半導体チップの電極とを接合する工程とを備え
た半導体装置の製造方法。 - 【請求項３】リードを押し下げて変形させる時のボンデ
ィングツールの接触位置と突起電極をリードに転写形成
する時のリードの加圧位置が異なることを特徴とする請
求項１または２項記載の半導体装置の製造方法。 - 【請求項４】ボンディングツールを押し当ててリードを
可とう性フィルムの側面近傍で変形させた後、前記加圧
力より高い加圧力でボンディングツールでリードを押し
当てることを特徴とする請求項１または２項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165848A JP2888036B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165848A JP2888036B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613428A true JPH0613428A (ja) | 1994-01-21 |
| JP2888036B2 JP2888036B2 (ja) | 1999-05-10 |
Family
ID=15820152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165848A Expired - Fee Related JP2888036B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888036B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689070A1 (en) | 1994-06-24 | 1995-12-27 | Sumitomo Wiring Systems, Ltd. | Terminal treatment device for a plastic fibre |
| US6279226B1 (en) | 1997-01-07 | 2001-08-28 | Hitachi, Ltd. | Lead bonding machine for bonding leads of a chip disposed over a carrier tape to an electrode pad formed on the chip |
-
1992
- 1992-06-24 JP JP4165848A patent/JP2888036B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689070A1 (en) | 1994-06-24 | 1995-12-27 | Sumitomo Wiring Systems, Ltd. | Terminal treatment device for a plastic fibre |
| US6279226B1 (en) | 1997-01-07 | 2001-08-28 | Hitachi, Ltd. | Lead bonding machine for bonding leads of a chip disposed over a carrier tape to an electrode pad formed on the chip |
| US6516515B2 (en) | 1997-01-07 | 2003-02-11 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6898848B2 (en) | 1997-01-07 | 2005-05-31 | Renesas Technology Corp. | Method of bonding inner leads to chip pads |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888036B2 (ja) | 1999-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |