JPH06132520A - Gate turn off thyriter - Google Patents

Gate turn off thyriter

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Publication number
JPH06132520A
JPH06132520A JP28416292A JP28416292A JPH06132520A JP H06132520 A JPH06132520 A JP H06132520A JP 28416292 A JP28416292 A JP 28416292A JP 28416292 A JP28416292 A JP 28416292A JP H06132520 A JPH06132520 A JP H06132520A
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JP
Japan
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base layer
cathode
anode
layer
emitter layer
Prior art date
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Application number
JP28416292A
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Japanese (ja)
Inventor
Satoshi Matsuyoshi
松吉  聡
Hidekatsu Onose
秀勝 小野瀬
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPH06132520A publication Critical patent/JPH06132520A/en
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Abstract

PURPOSE:To lower the resistance of a cathode base layer without lowering injection efficiency of electrons from a cathode emitter layer, by making a forbidden band width of the cathode base layer narrower than an anode layer. CONSTITUTION:A pnpn structure, with an anode emitter layer 1 of p-type, an anode base layer 2 of n-type a cathode base layer 3 of p-type and a cathode emitter layer 4 of n-type, is provided. The anode emitter layer 1 and the anode base layer 2 are Si (forbidden band width 1.1eV). The cathode base layer is divided into two layers, and a cathode base layer 31 on the anode base layer side is Si, equal to the forbidden band width of the anode base layer, and further, a cathode base layer 32 on the cathode emitter layer side is SiGe (forbidden band width, 0.65eV), narrower than the forbidden band width of the anode base layer. With the cathode emitter layer 4 being the same SiGe as the cathode base 32 whose forbidden band width is narrow, the forbidden band width of the cathode base layer is made to be narrower, for smaller resistivity and improved voltage-resistance.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、ゲートターンオフサイ
リスタ(以下GTOと略記する)の改良構造に関するも
のである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improved structure of a gate turn-off thyristor (hereinafter abbreviated as GTO).

【0002】[0002]

【従来の技術】一般に、GTOは、少なくともpnpn
4層の半導体層を備えて構成されている。GTOにおい
て、カソードベース層に設けられた、ゲート電極に制御
信号を印加しターンオンおよびターンオフするものであ
る。最も、重要な項目としてターンオフ特性がある。タ
ーンオフは、素子がオン状態にあるとき、ゲート電極に
逆バイアスを印加し、素子の内部蓄積電荷を外部に排出
することにより、順方向阻止特性を回復するものであ
る。ターンオフ特性を決める要因としては、カソードエ
ミッタ層下のカソードベース層の横方向抵抗であり、抵
抗率を決めるのは、カソードベース層の不純物濃度およ
びカソードベース層の厚さである。ターンオフ動作を高
速化するためには、カソードベース層の抵抗が小さいこ
とが必要である。しかし、カソードベース層の抵抗率を
小さくするとカソードエミッタ層からの電子の注入効率
が低下し、カソードエミッタ層,カソードベース層およ
びアノードベース層で構成される、npnトランジスタ
の電流増幅率が小さくなり、ターンオフ特性が悪化する
ためカソードベース層の抵抗を小さくすることに限界が
ある。これを解決するための構造として、特開平1−223
767 号公報に示されているような、カソードエミッタ層
とカソードベース層をヘテロ接合とし、カソードエミッ
タ層の禁制帯幅をカソードベース層よりも広くし、更に
カソードベース層の不純物濃度を高くするものがある。
これは、カソードエミッタ層からの電子の注入効率を高
めかつカソードベース層の横方向の抵抗率を小さくする
ものである。
2. Description of the Related Art In general, GTO is at least pnpn.
It is configured to include four semiconductor layers. In GTO, a control signal is applied to the gate electrode provided on the cathode base layer to turn on and off. The most important item is the turn-off characteristic. The turn-off is to restore the forward blocking characteristic by applying a reverse bias to the gate electrode and discharging the internal charge accumulated in the element to the outside when the element is in the ON state. The lateral resistance of the cathode base layer below the cathode emitter layer is the factor that determines the turn-off characteristics, and the impurity concentration of the cathode base layer and the thickness of the cathode base layer determine the resistivity. In order to speed up the turn-off operation, it is necessary that the resistance of the cathode base layer is small. However, if the resistivity of the cathode base layer is reduced, the injection efficiency of electrons from the cathode emitter layer is reduced, and the current amplification factor of the npn transistor composed of the cathode emitter layer, the cathode base layer and the anode base layer is reduced, There is a limit to reducing the resistance of the cathode base layer because the turn-off characteristic deteriorates. As a structure for solving this, JP-A-1-223
A heterojunction between the cathode emitter layer and the cathode base layer as shown in Japanese Patent No. 767, in which the forbidden band width of the cathode emitter layer is made wider than that of the cathode base layer and the impurity concentration of the cathode base layer is further increased. There is.
This enhances the efficiency of electron injection from the cathode emitter layer and reduces the lateral resistivity of the cathode base layer.

【0003】[0003]

【発明が解決しようとする課題】上記従来技術では、カ
ソードベース層の不純物濃度を高くすることにより、阻
止状態におけるカソードベース層に広がる空乏層幅が狭
くなり、ここに形成される電界が非常に高くなり接合が
降伏したり、或いは、トンネル効果によるリーク電流が
大きくなるためカソードベース層の不純物濃度には限界
があると言う問題がある。
In the above prior art, by increasing the impurity concentration of the cathode base layer, the width of the depletion layer spreading in the cathode base layer in the blocked state is narrowed, and the electric field formed there is extremely reduced. There is a problem that there is a limit to the impurity concentration of the cathode base layer because it becomes higher and the junction breaks down or the leak current due to the tunnel effect increases.

【0004】本発明は、カソードエミッタ層からの電子
の注入効率を下げることなくカソードベース層の抵抗率
を小さくし、耐圧を高くすることが出来る構造を提案す
ることである。
The present invention is to propose a structure capable of reducing the resistivity of the cathode base layer and increasing the breakdown voltage without lowering the efficiency of electron injection from the cathode emitter layer.

【0005】[0005]

【課題を解決するための手段】本発明にかかるGTO
は、カソードエミッタ層,カソードベース層,アノード
ベース層およびアノードエミッタ層が順次導電型が異な
るpnpnの4半導体層を有し、カソードエミッタ層は
複数個に分割されており、半導体基体の一主表面に配列
され、各カソードエミッタ層にはカソード電極が、アノ
ードエミッタ層にはアノード電極が、カソードベース層
には、ゲート電極が低抵抗接触されているGTOにおい
て、少なくともカソードエミッタ層との接合付近のカソ
ードベース層の禁制帯幅がアノードベース層の禁制帯幅
よりも狭いことを基本とする。
GTO according to the present invention
Has four semiconductor layers of pnpn in which the cathode emitter layer, the cathode base layer, the anode base layer, and the anode emitter layer are sequentially different in conductivity type, and the cathode emitter layer is divided into a plurality of parts. In the GTO in which the cathode electrode is arranged in contact with each cathode emitter layer, the anode electrode is connected to the anode emitter layer, and the gate electrode is connected to the cathode base layer with low resistance, at least in the vicinity of the junction with the cathode emitter layer. Basically, the band gap of the cathode base layer is narrower than the band gap of the anode base layer.

【0006】[0006]

【作用】禁制帯幅が狭い方が抵抗率が小さくなるので、
カソードベース層の不純物濃度を従来程度としても、カ
ソードベース層の禁制帯幅を狭くすることにより抵抗率
を小さく出来るため、ターンオフ時内部蓄積電荷の引き
抜きが早くなり、ターンオフ特性を向上できる。また、
カソードベース層の抵抗率を従来程度とすると不純物濃
度を下げることが出来るので、カソードエミッタ層から
の電子の注入効率は高くなり、かつ接合の降伏電圧も下
げることが出来る。特に、アノードベース層との接合付
近の抵抗率は、内部電荷の引き抜きには強く関与しない
ので、カソードエミッタ層との接合付近の抵抗率が問題
である。本発明では、特にカソードエミッタ層との接合
付近の禁制帯幅を狭くし、アノードベース層側を同じと
したので、接合の降伏電圧を低下させずにカソードエミ
ッタ層からの電子の注入を高くすることが出来き、さら
にターンオフ動作を向上できる。注入効率をさらに向上
させる場合は、カソードエミッタ層の禁制帯幅がカソー
ドベース層よりも広くなるような、ヘテロ接合構造とす
る。
[Function] Since the narrower the forbidden band, the smaller the resistivity,
Even if the impurity concentration of the cathode base layer is set to the conventional level, the resistivity can be reduced by narrowing the forbidden band width of the cathode base layer, so that the internal stored charge can be quickly extracted at turn-off, and the turn-off characteristic can be improved. Also,
If the resistivity of the cathode base layer is set to a conventional level, the impurity concentration can be reduced, so that the efficiency of injecting electrons from the cathode emitter layer can be increased and the breakdown voltage of the junction can be reduced. In particular, the resistivity in the vicinity of the junction with the anode base layer does not strongly participate in the extraction of the internal charge, so the resistivity in the vicinity of the junction with the cathode emitter layer is a problem. In the present invention, in particular, the forbidden band width near the junction with the cathode emitter layer is narrowed and the anode base layer side is the same, so that the injection of electrons from the cathode emitter layer is increased without lowering the breakdown voltage of the junction. It is possible to improve the turn-off operation. To further improve the injection efficiency, the heterojunction structure is used so that the forbidden band width of the cathode emitter layer is wider than that of the cathode base layer.

【0007】[0007]

【実施例】図1は、実施例のGTO断面構造である。こ
のGTOはアノードエミッタ層1をp型、アノードベー
ス層2をn型、カソードベース層をp型。カソードエミ
ッタ層4をn型としたpnpn構造を有する。アノード
エミッタ層1およびアノードベース層2は、Si(禁制
帯幅が1.1eV)である。カソードベース層を2つの
層に分けアノードベース層側のカソードベース層31を
アノードベース層の禁制帯幅と等しいSiとし、カソー
ドエミッタ層側のカソードベース層32をアノードベー
ス層の禁制帯幅よりも狭いSiGe(禁制帯幅が0.65
eV)とした。カソードエミッタ層4は、禁制帯幅が狭
いカソードベース層32と同じSiGeとした。具体的
に、カソード側の製造工程を説明すれば、アノードベー
ス層2となるSi基板を用いてまず、アノードベース層
と禁制帯幅が等しいカソードベース層31を不純物拡散
によって形成する。次に、このカソードベース層31上
に分子線エピタキシャル法や化学的気相成長法などのエ
ピタキシャル成長法を用いて禁制帯幅が狭いカソードベ
ース層32およびカソードエミッタ層4を形成する。カ
ソードエミッタ層4は、エピタキシャル成長中に導入す
る不純物を変えてn型とする、または、カソードベース
層と同じ導電型でエピタキシャル成長した後に、不純物
拡散を行いn型としてもよい。
EXAMPLE FIG. 1 is a GTO sectional structure of an example. In this GTO, the anode emitter layer 1 is p-type, the anode base layer 2 is n-type, and the cathode base layer is p-type. The cathode emitter layer 4 has an n-type pnpn structure. The anode emitter layer 1 and the anode base layer 2 are Si (forbidden band width is 1.1 eV). The cathode base layer is divided into two layers, the cathode base layer 31 on the side of the anode base layer is made to have Si equal to the band gap of the anode base layer, and the cathode base layer 32 on the side of the cathode emitter layer is made wider than the band gap of the anode base layer. Narrow SiGe (Forbidden band width is 0.65
eV). The cathode emitter layer 4 was made of the same SiGe as the cathode base layer 32 having a narrow band gap. Specifically, the manufacturing process on the cathode side will be described. First, a cathode base layer 31 having the same forbidden band width as that of the anode base layer is formed by impurity diffusion using a Si substrate which will be the anode base layer 2. Next, the cathode base layer 32 and the cathode emitter layer 4 having a narrow band gap are formed on the cathode base layer 31 by an epitaxial growth method such as a molecular beam epitaxial method or a chemical vapor deposition method. The cathode emitter layer 4 may be made n-type by changing the impurities introduced during the epitaxial growth, or may be made n-type by performing the impurity diffusion after being epitaxially grown with the same conductivity type as the cathode base layer.

【0008】図2は、図1のA−A′におけるバンド構
造である。カソードベース層内にヘテロ接合がある。G
TOが阻止状態のとき空乏層が届かない範囲にヘテロ接
合の位置を設定することにより、エピタキシャル成長層
界面の欠陥による耐圧低下を防ぐことが出来る。カソー
ドベース層内で禁制帯幅Egが変化するためエネルギー
準位の不連続が生じるが、アノードベース層2を拡散し
てきた正孔は、禁制帯幅が狭く価電子帯のエネルギー準
位Evの高いカソードベース層32に流れやすくなる。
このカソードベース層32にゲート電極が低抵抗接触さ
れているので、ターンオフ動作するときに、内部蓄積電
荷の排出が高速化しターンオフが早くなる。さらに、正
孔がカソードベース層32に流れ込みやすいため、カソ
ードエミッタ層4からの電子の注入効率も高くなり、カ
ソードエミッタ層4,カソードベース層31,32およ
びアノードベース層2で構成される、npnトランジス
タの電流増幅率が大きくなるためターンオフ特性が向上
する。
FIG. 2 shows the band structure of AA 'in FIG. There is a heterojunction in the cathode base layer. G
By setting the position of the heterojunction within the range where the depletion layer does not reach when TO is in the blocking state, it is possible to prevent the breakdown voltage from being lowered due to the defect at the interface of the epitaxial growth layer. Although the energy level discontinuity occurs because the forbidden band width Eg changes in the cathode base layer, the holes that have diffused through the anode base layer 2 have a narrow forbidden band width and a high energy level Ev in the valence band. It becomes easy for the cathode base layer 32 to flow.
Since the gate electrode is in contact with the cathode base layer 32 with a low resistance, the discharge of the internally accumulated charges is accelerated and the turn-off is accelerated during the turn-off operation. Further, since holes easily flow into the cathode base layer 32, the efficiency of injecting electrons from the cathode emitter layer 4 is also increased, and the npn composed of the cathode emitter layer 4, the cathode base layers 31, 32 and the anode base layer 2 is formed. Since the current amplification factor of the transistor is increased, the turn-off characteristic is improved.

【0009】図3は、カソードベース層3全体をアノー
ドベース層の禁制帯幅よりも狭いSiGeとしたもので
ある。カソードエミッタ層4は、図1の実施例と同じく
SiGeとした。具体的に、カソード側の製造工程を説
明すれば、アノードベース層2となるSi基板を用いて
まず、このアノードベース層2上に分子線エピタキシャ
ル法や化学的気相成長法などのエピタキシャル成長法を
用いて禁制帯幅が狭いカソードベース層3およびカソー
ドエミッタ層4を形成する。なお、カソードエミッタ層
4は、エピタキシャル成長後不純物拡散によりn型とし
てもよい。図4は、図3のB−B′におけるバンド構造
である。カソードベース層3とアノードベース層2の接
合界面がヘテロ接合となる。カソードベース層3内では
ヘテロ接合がないので伝導帯のエネルギー準位Ecが連
続となりエネルギー障壁がない。このためカソードエミ
ッタ層4からカソードベース層3に注入された電子の拡
散が阻止されず効率よくアノードベース層2に送られオ
ン特性が向上する。図5は、図3と同じ断面構造におい
てカソードベース層3をSiGeとしシリコンとゲルマ
ニウムの混晶比を連続的に変化させ禁制帯幅Egをカソ
ードエミッタ層4に近付くに従い連続的に狭くしたもの
バンド構造である。例えばアノードベース層2との界面
付近をシリコンのみとし、カソードエミッタ層4との界
面付近はシリコンとゲルマニウムの比を1:1となるよ
うにシリコンとゲルマニウムの混晶比を変化させながら
エピタキシャル成長をする。カソードベース層3に相当
するエピタキシャル成長後、シリコンとゲルマニウムの
混晶比をそのままとしてカソードエミッタ層4をエピタ
キシャル成長させたものである。伝導帯のエネルギー準
位Evに傾きが出来るためカソードベース層に到達した
正孔は、エネルギー準位の高いカソードエミッタ層4と
の接合付近へ移動しやすくなる。カソードエミッタ層4
との接合付近の正孔濃度が高くなるため、図2に示した
と同様にターンオフ動作が高速化しかつカソードエミッ
タ層4からの電子の注入効率を向上することが出来る。
In FIG. 3, the entire cathode base layer 3 is made of SiGe which is narrower than the band gap of the anode base layer. The cathode emitter layer 4 was made of SiGe as in the embodiment of FIG. Specifically, the manufacturing process on the cathode side will be described. First, an epitaxial growth method such as a molecular beam epitaxy method or a chemical vapor deposition method is used on the anode base layer 2 by using a Si substrate as the anode base layer 2. The cathode base layer 3 and the cathode emitter layer 4 having a narrow band gap are formed by using the above. The cathode emitter layer 4 may be made n-type by impurity diffusion after epitaxial growth. FIG. 4 shows the band structure of BB ′ in FIG. The junction interface between the cathode base layer 3 and the anode base layer 2 becomes a heterojunction. Since there is no heterojunction in the cathode base layer 3, the energy level Ec of the conduction band is continuous and there is no energy barrier. Therefore, the diffusion of the electrons injected from the cathode emitter layer 4 to the cathode base layer 3 is not blocked, and the electrons are efficiently sent to the anode base layer 2 to improve the ON characteristics. FIG. 5 shows the same cross-sectional structure as in FIG. 3, in which the cathode base layer 3 is made of SiGe and the mixed crystal ratio of silicon and germanium is continuously changed to make the forbidden band width Eg continuously narrow as it approaches the cathode emitter layer 4. It is a structure. For example, only silicon is formed near the interface with the anode base layer 2, and epitaxial growth is performed while changing the mixed crystal ratio of silicon and germanium so that the ratio of silicon and germanium is 1: 1 near the interface with the cathode emitter layer 4. . After the epitaxial growth corresponding to the cathode base layer 3, the cathode emitter layer 4 is epitaxially grown with the mixed crystal ratio of silicon and germanium unchanged. Since the energy level Ev of the conduction band can be inclined, the holes that have reached the cathode base layer easily move to the vicinity of the junction with the cathode emitter layer 4 having a high energy level. Cathode emitter layer 4
Since the hole concentration in the vicinity of the junction is increased, the turn-off operation can be speeded up and the efficiency of injecting electrons from the cathode emitter layer 4 can be improved as in the case shown in FIG.

【0010】図6は、カソードベース層3をアノードベ
ース層の禁制帯幅よりも狭いSiGeとし、カソードエミ
ッタ層4をカソードベース層3の禁制帯幅よりも広いS
iとし、カソードベース層3とカソードエミッタ層4の
界面もヘテロ接合とした例である。具体的に、カソード
側の製造工程を説明すれば、アノードベース層2となる
Si基板を用いてまず、このアノードベース層2上に分
子線エピタキシャル法や化学的気相成長法などのエピタ
キシャル成長法を用いて禁制帯幅が狭いカソードベース
層3を形成する。この上に、エピタキシャル成長法を用
いてカソードベース層3に比べ禁制帯幅が広いカソード
エミッタ層4を形成する。カソードエミッタ層4は、こ
の実施例ではSiとしたが禁制帯幅が広いSiCやGa
Asなどでもよい。
In FIG. 6, the cathode base layer 3 is made of SiGe which is narrower than the forbidden band width of the anode base layer, and the cathode emitter layer 4 is made of SGe which is wider than the forbidden band width of the cathode base layer 3.
In this example, the interface between the cathode base layer 3 and the cathode emitter layer 4 is i. Specifically, the manufacturing process on the cathode side will be described. First, an epitaxial growth method such as a molecular beam epitaxy method or a chemical vapor deposition method is used on the anode base layer 2 by using a Si substrate as the anode base layer 2. The cathode base layer 3 having a narrow band gap is formed by using the above. A cathode emitter layer 4 having a wider forbidden band width than the cathode base layer 3 is formed thereon by an epitaxial growth method. Although the cathode emitter layer 4 is made of Si in this embodiment, SiC or Ga having a wide band gap is used.
It may be As or the like.

【0011】図7は、図6のC−C′におけるバンド構
造である。カソードエミッタ層4とカソードベース層3
の界面をヘテロ接合とすることにより、この接合におけ
る伝導帯のエネルギー障壁が大きくなり、カソードベー
ス層3内の正孔がカソードエミッタ層4に到達すること
を阻止するため、カソードエミッタ層4からの電子の注
入効率が向上する。
FIG. 7 shows the band structure at CC 'in FIG. Cathode emitter layer 4 and cathode base layer 3
By making the interface of the heterojunction into a heterojunction, the energy barrier of the conduction band in this junction becomes large, and holes in the cathode base layer 3 are prevented from reaching the cathode emitter layer 4, so that the Electron injection efficiency is improved.

【0012】前述で4種類の実施例について説明した
が、本発明は、これらの実施例を併用して構成すること
も出来る。また、アノードベース層とアノードエミッタ
層の間にアノードベース層と同じ導電型の高不純物濃度
層を形成したいわゆるpnipn 構造や、アノードベース層
がアノード電極に低抵抗接触したアノード短絡構造とし
た場合も本発明は有効である。
Although four types of embodiments have been described above, the present invention can be constructed by using these embodiments together. In addition, a so-called pnipn structure in which a high impurity concentration layer of the same conductivity type as the anode base layer is formed between the anode base layer and the anode emitter layer, or an anode short circuit structure in which the anode base layer is in low resistance contact with the anode electrode The present invention is effective.

【0013】[0013]

【発明の効果】以上述べたように、本発明によれば、少
なくともカソードエミッタ層との接合付近のカソードベ
ース層の禁制帯幅がアノードベース層の禁制帯幅よりも
狭くすることにより、アバランシェ電圧を低下させずに
カソードエミッタ層からの電子の注入を高くすることが
出来き、さらにターンオフ動作を向上できる。
As described above, according to the present invention, the avalanche voltage is reduced by making the forbidden band width of the cathode base layer at least near the junction with the cathode emitter layer narrower than the forbidden band width of the anode base layer. It is possible to increase the injection of electrons from the cathode emitter layer without lowering the voltage, and further improve the turn-off operation.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の断面構造図である。FIG. 1 is a sectional structural view of the present invention.

【図2】図1の場合のバンド構造を示す図である。FIG. 2 is a diagram showing a band structure in the case of FIG.

【図3】カソードベース層とアノードベース層をヘテロ
接合とした場合の断面構造図である。
FIG. 3 is a cross-sectional structure diagram in the case where a cathode base layer and an anode base layer have a heterojunction.

【図4】図3の場合のバンド構造を示す図である。FIG. 4 is a diagram showing a band structure in the case of FIG.

【図5】カソードベース層の禁制帯幅を連続的に変化さ
せた場合のバンド構造を示す図である。
FIG. 5 is a diagram showing a band structure when the forbidden band width of the cathode base layer is continuously changed.

【図6】ヘテロ接合を2箇所とした場合の断面構造図で
ある。
FIG. 6 is a cross-sectional structure diagram in the case where there are two heterojunctions.

【図7】図6の場合のバンド構造を示す図である。FIG. 7 is a diagram showing a band structure in the case of FIG. 6;

【符号の説明】[Explanation of symbols]

1…アノードエミッタ層、2…アノードベース層、3,
31,32…カソードベース層、4…カソードエミッタ
層、5…半導体基体、6…アノード電極、7…カソード
電極、8…ゲート電極、9,91,92…ヘテロ接合。
1 ... Anode emitter layer, 2 ... Anode base layer, 3,
31, 32 ... Cathode base layer, 4 ... Cathode emitter layer, 5 ... Semiconductor substrate, 6 ... Anode electrode, 7 ... Cathode electrode, 8 ... Gate electrode, 9, 91, 92 ... Heterojunction.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】隣接相互で導電型が順次異なるカソードエ
ミッタ層,カソードベース層,アノードベース層および
アノードエミッタ層を有する半導体基体を備え、カソー
ドエミッタ層は複数個に分割されており、半導体基体の
一主表面に配列され、各カソードエミッタ層にはカソー
ド電極が、アノードエミッタ層にはアノード電極が、カ
ソードベース層には、ゲート電極が低抵抗接触されてい
るゲートターンオフサイリスタにおいて、少なくともカ
ソードエミッタ層との接合付近のカソードベース層の禁
制帯幅がアノードベース層の禁制帯幅よりも狭いことを
特徴とするゲートターンオフサイリスタ。
1. A semiconductor substrate having a cathode emitter layer, a cathode base layer, an anode base layer and an anode emitter layer whose conductivity types are sequentially different from each other, and the cathode emitter layer is divided into a plurality of parts. In a gate turn-off thyristor arranged on one main surface, a cathode electrode is in contact with each cathode emitter layer, an anode electrode is in contact with the anode emitter layer, and a gate electrode is in contact with the cathode base layer at low resistance. A gate turn-off thyristor characterized in that the band gap of the cathode base layer near the junction with is narrower than the band gap of the anode base layer.
【請求項2】請求項1のゲートターンオフサイリスタに
おいて、カソードベース層の禁制帯幅が、アノードベー
ス層側では、アノードベース層の禁制帯幅に等しくカソ
ードエミッタ層側で狭くなることを特徴とするゲートタ
ーンオフサイリスタ。
2. The gate turn-off thyristor according to claim 1, wherein the forbidden band width of the cathode base layer is equal to the forbidden band width of the anode base layer on the anode base layer side and narrows on the cathode emitter layer side. Gate turn-off thyristor.
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