JPH06131210A

JPH06131210A - メモリカード用エミュレータ

Info

Publication number: JPH06131210A
Application number: JP4306276A
Authority: JP
Inventors: Shiyuuichi Koufuku; 修一幸福; Noriaki Matsumoto; 憲明松本
Original assignee: SOFUIA SYST KK
Current assignee: SOFUIA SYST KK
Priority date: 1992-10-20
Filing date: 1992-10-20
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】メモリカードをエミュレートし、デバッグを
容易にできるメモリカード用エミュレータを提供する。【構成】メモリカードを使用するターゲット機器１４
及び開発用コンピュータ１２の両方からアクセス可能な
ユーザ・メモリ１６を有するエミュレータ部１１と、該
エミュレータ部１１と開発用コンピュータ１４との間を
接続するインターフェース回路１３と、前記メモリカー
ドに適応させて交換可能に形成するとともに、前記ター
ゲット機器１４とエミュレータ部１１との間を接続する
カード・アダプタ部２とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣメモリカードをエ
ミュレートし、プログラム開発用コンピュータに直接接
続することにより、デバッグを容易にするためのメモリ
カード用エミュレータに関するものである。

【０００２】

【従来の技術】従来、磁気カードと同程度の大きさのカ
ードに集積回路メモリを内蔵した、いわゆるＩＣメモリ
カードが各種機器に使用されるようになっている。この
ＩＣメモリカードを用いた機器は、カードを交換するこ
とにより種々のアプリケーションに応用することができ
る。特に、ＲＯＭ（リード・オンリー・メモリ）カード
の場合は、その機器のアプリケーション・プログラムを
カードで提供することにより、同一機器で異なる業務に
適用できる。また、ユーザが複数枚のＲＯＭカードを保
有し、１台のハードウェアを必要に応じて異なる目的に
使用することが可能になる。

【０００３】しかし、メモリカード、特に、ＲＯＭカー
ドに収納されるプログラムを開発する場合、従来は簡易
かつ満足できるデバッグ方法が存在しなかった。機器メ
ーカの場合には、機器内部のマイクロコンピュータ部分
に手を加え、イン・サーキット・エミュレータ（ＩＣ
Ｅ）等の開発専用装置を用いることができるが、アプリ
ケーション・プログラム作成者は、そのような手段を用
いることが困難なことが多い。通常、プログラム作成者
は、開発用のコンピュータでプログラムを作成し、一度
だけ電気的書き込み可能なワンタイムＲＯＭ等を用いた
メモリカードにプログラムを書き込み、実際にターゲッ
ト機器に装着し、そのプログラムが目的通り作動するか
確認し、間違いがあれば再度最初から繰り返す必要があ
った。

【０００４】従来、ＲＯＭエミュレータを用いたデバッ
グが利用されているが、これは機器内部のＲＯＭ実装用
のソケットに接続して動作させるものであり、そのまま
メモリカード用に使用することはできない。メモリカー
ドは、ＩＣとは形状がまったく異なり、また１枚のカー
ドに複数のメモリを搭載しメモリ容量が通常のＲＯＭよ
り大きく、さらに周辺回路を内蔵しているカード等の違
いがある。

【０００５】

【発明が解決しようとする課題】そこで本発明は、メモ
リカードをエミュレートし、デバッグを容易にできるメ
モリカード用エミュレータを提供することを目的とす
る。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に本発明のメモリカード用エミュレータは、メモリカー
ドを使用するターゲット機器及び開発用コンピュータの
両方からアクセス可能なユーザ・メモリを有するエミュ
レータ部と、該エミュレータ部と開発用コンピュータと
の間を接続するインターフェース回路と、前記メモリカ
ードに適応させて交換可能に形成するとともに、前記タ
ーゲット機器とエミュレータ部との間を接続するカード
・アダプタ部とを備えたものである。また、実施の態様
によれば、前記エミュレータ部は、ターゲットＣＰＵの
プログラム実行を所定のアドレスで停止させ、またその
アドレスから再開させるブレーク・コントロール回路
と、ターゲットＣＰＵのプログラム実行の履歴を記録す
るトレース回路とを備えるものである。

【０００７】

【作用】本発明によれば、カード・アダプタ部でターゲ
ット機器と接続し、エミュレータ部を通じて開発用コン
ピュータと接続することにより、作成されたプログラム
あるいはデータは、エミュレータ部のユーザ・メモリに
ダウンロード可能となり、その結果をターゲット機器で
即座に確認することができる。また、エミュレータ部に
ブレーク・コントロール回路とトレース回路とを備えれ
ば、プログラム実行を所定のアドレスで停止させ、また
そのアドレスから再開させたり、プログラム実行の履歴
を記録することができる。さらに、ターゲット機器のＣ
ＰＵに合わせたデバッグ用プログラムを用意することに
より、デバッガ装置に要求される種々の機能も実現でき
る。

【０００８】

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。図２は本発明実施例のメモリカード用エミ
ュレータの外観を説明する図である。

【０００９】同図において、メモリカード用エミュレー
タは、後に詳細に説明するエミュレータ部及びインター
フェース回路をケース内に備えるエミュレータ本体１
と、この本体１とターゲット機器との間を接続するカー
ド・アダプタ部２とから構成されている。このカード・
アダプタ部２は、カードの種別による相違を吸収し、１
種類のエミュレータで多くのＩＣメモリカードに対応さ
せるように形成されており、そのために対象となるメモ
リカードと同一形状とし、コネクタの反対側からエミュ
レータ部に接続するためのケーブルを引き出した形状に
形成される。すなわち、カード・アダプタ部２は、メモ
リカードに適応するカード状に形成され一端面側にソケ
ットコネクタ３を有し、内部にカード・アダプタ回路を
有するホルダー４と、このホルダー４の他端面側に設け
られたエミュレータ部に接続するフラット・ケーブル５
とからなる。このコネクタ３は、ターゲット機器のメモ
リカード用ピンコネクタに接続される形状に形成されて
いる。エミュレータ本体１の一方側の端面には、ピン型
のコネクタ７が設けられフラット・ケーブル５の端部に
設けられたソケット型のコネクタ６が差し込まれ、また
他方の端面には図示しないピン型のコネクタにコンピュ
ータ接続ケーブル８の端部に設けられたコネクタ９が差
し込まれるようになっている。また、エミュレータ本体
１には、他の種別のメモリカードに対応するカード・ア
ダプタ部２’を接続することができるようになってい
る。このカード・アダプタ部２’は、同様にコネクタ
３’を有するホルダー４’と、端部にコネクタ６’を設
けたフラット・ケーブル５’とを備えている。

【００１０】図１は本発明実施例のメモリカード用エミ
ュレータの全体構成を説明するブロック図である。

【００１１】同図において、エミュレータ本体１は、エ
ミュレータ部１１と、このエミュレータ部１１と開発用
パーソナル・コンピュータ１２との間を接続するための
インターフェース回路１３とからなり、またカード・ア
ダプタ部２は、メモリカード用ピンコネクタ１４ａを有
するターゲット機器１４とエミュレータ部１１との間を
接続するカード・アダプタ回路１５からなる。エミュレ
ータ部１１は、ユーザ・メモリ１６、ブレーク・コント
ロール回路１７、トレース回路１８を備え、またインタ
ーフェース回路１３は、デコーダ１９を備えている。カ
ード・アダプタ回路１５は、ターゲット機器１４のカー
ド側のアドレス・バス（ＣＡＢ）、データバス（ＣＤ
Ｂ）、リード／ライト（ＣＲ／Ｗ）、チップセレクト
（ＣＣＳ−）の各信号線で、ユーザ・メモリ１６、ブレ
ーク・コントロール回路１７、トレース回路１８に接続
されている。また、開発用パーソナル・コンピュータ１
２側のアドレス・バス（ＰＡＢ）、データバス（ＰＤ
Ｂ）、リード／ライト（ＰＲ／Ｗ）、チップセレクト
（ＰＣＳ−）の各信号線は、デコーダ１９の入力端子に
接続され、このデコーダ１９からの制御信号（ＣＯＮＴ
ＲＯＬ）線とともに、それぞれユーザ・メモリ１６、ブ
レーク・コントロール回路１７、トレース回路１８に接
続されている。このデコーダ１９は、各入力信号に基づ
いてエミュレータ部１１の各部を制御するための各種制
御信号を出力する回路である。

【００１２】上記ユーザ・メモリ１６は、ターゲット機
器１４のＣＰＵと開発用パーソナル・コンピュータ１２
との両方からアクセス可能なデュアル・ポート・ＲＡＭ
（ランダム・アクセス・メモリ）で実現され、コンピュ
ータ１２で開発されたターゲットＣＰＵのプログラム
は、インターフェース回路１３を経由してこのメモリに
ダウンロードされ、ターゲットＣＰＵはこのユーザ・メ
モリ１６をメモリカードとみなして動作するものであ
る。上記ブレーク・コントロール回路１７は、ターゲッ
トＣＰＵのプログラム実行を所定のアドレスで停止さ
せ、またそのアドレスから再開させることを可能とする
回路である。また上記トレース回路１８は、ターゲット
ＣＰＵのプログラム実行の履歴を記録する回路である。

【００１３】図３は本発明実施例のエミュレータ部のブ
レーク・コントロール回路を説明するブロック図であ
る。

【００１４】同図において、ブレーク・コントロール回
路１７は、ターゲットＣＰＵのプログラム実行を所定の
アドレスで停止させ、またそのアドレスから再開させる
ことを可能にする回路であり、ブレーク・アドレスを設
定するためのレジスタ２１、実行アドレスとレジスタ２
１の内容とを比較するブレーク・コンパレータ２２、こ
のブレーク・コンパレータ２２の一致を検出するフリッ
プ・フロップ２３、ブレーク制御のシーケンスを実現す
るブレーク制御回路２４、ユーザメモリの代わりにター
ゲット機器のＣＰＵがアクセスするシャドウＲＡＭ２
５、このシャドウＲＡＭ２５のアドレスを生成するアド
レス変換回路２６等で構成される。ブレークは、ターゲ
ットＣＰＵのプログラム実行が、あらかじめ設定したブ
レーク・アドレスに一致した場合に、そのアドレスでプ
ログラム実行を停止させるものである。

【００１５】上記レジスタ２１は、その制御端子（Ｌ
Ｄ）がブレーク・アドレス設定信号を出力するデコーダ
１９の出力端子に接続され、その入力端子（Ｄ０〜Ｄｎ
−１）がＰＤＢ線に接続され、その出力端子（Ｑ０〜Ｑ
ｎ−１）がブレーク・コンパレータ２２の一方の入力端
子（Ｐ０〜Ｐｎ−１）に接続されている。このブレーク
・コンパレータ２２は、その他方の入力端子（Ｑ０〜Ｑ
ｎ−１）がＣＡＢ線に接続され、一致信号の出力端子
（Ｐ＝Ｑ）はフリップ・フロップ２３のデータ入力端子
（Ｄ）に接続されている。このフリップ・フロップ２３
は、そのクロック端子（ＣＬＫ）がＣＣＳ−線にインバ
ータ２７を介して接続され、そのクリア端子（ＣＬＲ）
がブレーク制御回路２４のブレーク信号出力端子（ＢＲ
Ｋ）に接続され、そのストップ信号（ＳＴＯＰ）の出力
端子（Ｑ）がブレーク制御回路２４及びアドレス変換回
路２６の入力端子に接続されている。ブレーク制御回路
２４は、そのアドレス・バス入力端子（ＡＢ）がＣＡＢ
線に接続され、そのチップセレクト端子（ＣＳ）がＣＣ
Ｓ−線に接続され、そのスタート信号（ＳＴＡＲＴ）の
入力端子がデコーダ１９の出力端子に接続され、そのラ
ン（ＲＵＮ）信号の出力端子がそれぞれユーザ・メモリ
１６、トレース回路１８、アドレス変換回路２６の入力
端子に接続されている。アドレス変換回路２６は、その
アドレス・バス入力端子（ＡＢ）がＣＡＢ線に接続さ
れ、そのチップセレクト端子（ＣＳ）がＣＣＳ−線に接
続され、その変換アドレスがシャドウＲＡＭ２５に出力
される。このシャドウＲＡＭ２５は、デュアル・ポート
ＲＡＭであり、その第１のアドレス入力端子（１Ａ０〜
１Ａｍ−１）がアドレス変換回路２６の出力端子（ＭＡ
Ｄ）に接続され、その第１のチップセレクト端子（１Ｃ
Ｓ）が一方にＲＵＮ信号が他方にＣＣＳ−信号をインバ
ータ２８を介して入力したナンドゲート２９の出力端子
に接続され、その第１のリード／ライト入力端子（１Ｒ
／Ｗ）が電源電圧（Ｖｃｃ）線に接続され、その第１の
データ・バス入力端子（１Ｄ０〜１Ｄｉ−１）がＣＤＢ
線に接続され、その第２のアドレス入力端子（２Ａ０〜
２Ａｍ−１）がＰＡＢ線に接続され、その第２のチップ
セレクト端子（２ＣＳ）がシャドウＲＡＭ選択信号を出
力するデコーダ１９の出力端子に接続され、第２のリー
ド／ライト入力端子（２Ｒ／Ｗ）がＰＲ／Ｗ線に接続さ
れ、その第２のデータ・バス入力端子（２Ｄ０〜２Ｄｉ
−１）がＰＤＢ線に接続されている。

【００１６】図４は本発明実施例のエミュレータ部のト
レース回路を説明するブロック図である。

【００１７】同図において、トレース回路１８は、ター
ゲットＣＰＵのプログラム実行の履歴を記録するための
回路であり、トレース・トリガ・アドレスを設定するた
めのレジスタ３１、このレジスタ３１の内容と実行アド
レスとの一致を検出するためのトリガー・コンパレータ
３２、このトリガー・コンパレータ３２の出力を保持し
カウント・アップ・イネーブル信号を出力するフリップ
・フロップ３３、トレース・メモリ３６のアドレスを生
成するアドレス・カウンタ３４、アドレス・カウンタの
値を開発用コンピュータ側から読むためのゲート３５、
トレース・データを格納するトレース・メモリ３６等で
構成される。このトレース回路１８は、ＩＣメモリ・カ
ードに対するターゲットＣＰＵのアクセスを記録するこ
とにより、開発中のプログラムが期待した通りに動作し
たかどうかを確認するために有用である。

【００１８】上記レジスタ３１は、その制御端子（Ｌ
Ｄ）がトレース・トリガー・アドレス設定信号を出力す
るデコーダ１９の出力端子に接続され、その入力端子
（Ｄ０〜Ｄｎ−１）がＰＤＢ線に接続され、その出力端
子（Ｑ０〜Ｑｎ−１）がトリガー・コンパレータ３２の
一方の入力端子（Ｐ０〜Ｐｎ−１）に接続されている。
このトリガー・コンパレータ３２は、その他方の入力端
子（Ｑ０〜Ｑｎ−１）がＣＡＢ線に接続され、一致信号
の出力端子（Ｐ＝Ｑ）はフリップ・フロップ３３のデー
タ入力端子（Ｄ）に接続されている。このフリップ・フ
ロップ２３は、そのクロック端子（ＣＬＫ）がＣＣＳ−
線に接続され、そのクリア端子（ＣＬＲ）がトレース・
イネーブル（ＴＲ−ＥＮ）信号を出力するデコーダ１９
の出力端子に接続され、その出力端子（Ｑ）が３入力ア
ンドゲート３７の１つの入力端子に接続されている。こ
の３入力アンドゲート３７の他の２つの入力端子は、ブ
レーク制御回路２４のＲＵＮ出力端子及びアドレス・カ
ウンタ３４のカウント・フル信号出力端子（ＦＵＬＬ）
にインバータ３８を介して接続され、その出力端子がア
ドレス・カウンタ３４のイネーブル端子（ＥＮ）に接続
されている。このアドレス・カウンタ３４は、その制御
端子（ＬＤ）がＣＣＳ−線に接続され、そのクリア端子
（ＣＬＲ）がＴＲ−ＥＮ線に接続され、アドレス出力端
子（Ｑ０〜Ｑｍ’−１）がゲート３５のアドレス入力端
子（Ａ０〜Ａｍ’−１）及びトレース・メモリ３６の入
力端子に接続されている。このゲート３５は、そのイネ
ーブル端子（ＥＮ）がトレース・アドレス・カウンタ読
み出し信号を出力するデコーダ１９の出力端子に接続さ
れ、その出力端子（Ｙ０〜Ｙｍ’−１）にＰＤＢ線が接
続されている。トレース・メモリ３６は、デュアル・ポ
ートＲＡＭであり、その第１のアドレス入力端子（１Ａ
０〜１Ａｍ’−１）がアドレス・カウンタ３４の出力端
子に接続され、その第１のチップセレクト端子（１Ｃ
Ｓ）がＣＣＳ−線に接続され、その第１のリード／ライ
ト入力端子（１Ｒ／Ｗ）が接地され、その第１のデータ
・バス端子（１Ｄ０〜１Ｄｊ−１）がＣＡＢ線、ＣＤＢ
線、ＣＲ／Ｗ線に接続され、その第２のアドレス入力端
子（２Ａ０〜２Ａｍ’−１）がＰＡＢ線に接続され、そ
の第２のチップセレクト端子（２ＣＳ）がＰＣＳ−線に
接続され、第２のリード／ライト入力端子（２Ｒ／Ｗ）
が電源電圧（Ｖｃｃ）線に接続され、その第２のデータ
・バス端子（２Ｄ０〜２Ｄｊ−１）がＰＤＢ線に接続さ
れている。

【００１９】図５は本発明実施例のカード・アダプタ回
路を説明するブロック図である。

【００２０】同図において、カード・アダプタ回路１５
は、例えば、８ビットのＲＡＭカードの場合を例に示し
ており、２回路の双方向ゲート４１，４２等を備えてい
る。エミュレータ部が１６ビットで構成されているとす
ると、８ビットのデータ・バスを偶数アドレス、奇数ア
ドレスで下位バイト、上位バイトに振り分ける必要があ
り、これをゲートで実現している。

【００２１】すなわち、最下位ビット（Ａ０）のＣＡＢ
線がインバータ４３を介して一方の入力端子に接続さ
れ、ＣＣＳ−線がインバータ４５を介して他方の入力端
子に接続されたナンドゲート４４の出力端子からは、偶
数アドレスで下位バイト側のチップセレクト信号（ＣＣ
ＳＬ−）が出力され、最下位ビット（Ａ０）のＣＡＢ線
が一方の入力端子に接続され、ＣＣＳ−線がインバータ
４５を介して他方の入力端子に接続されたナンドゲート
４６の出力端子からは、奇数アドレスで上位バイト側の
チップセレクト信号（ＣＣＳＨ−）が出力される。そし
て、上記一方の双方向ゲート４１は、その制御端子
（Ｇ）がＣＣＳＬ−線に接続され、そのＣＲ／Ｗが対応
する方向制御端子（ＥＮＢＡ及びＥＮＡＢ）に接続さ
れ、そのデータ・バス端子（Ｂ０〜Ｂ７）がＣＤＢ線に
接続され、そのデータ・バス端子（Ａ０〜Ａ７）から下
位バイト・データ・バス（ＣＤＢＬ）線に接続されてい
る。また他方の双方向ゲート４２は、その制御端子
（Ｇ）がＣＣＳＨ−線に接続され、そのＣＲ／Ｗが対応
する方向制御端子（ＥＮＢＡ及びＥＮＡＢ）に接続さ
れ、そのデータ・バス端子（Ｂ０〜Ｂ７）がＣＤＢ線に
接続され、そのデータ・バス端子（Ａ０〜Ａ７）が上位
バイト・データ・バス（ＣＤＢＨ）線に接続されてい
る。

【００２２】上記構成のメモリカード用エミュレータの
動作について説明する。まず、ホルダー４のコネクタ３
をターゲット機器１４のピンコネクタ１４ａに差し込
み、フラットケーブル５のコネクタ６をエミュレータ本
体１のコネクタ７に差し込むことで、ターゲットＣＰＵ
とエミュレータ部１１とがカード・アダプタ回路１５を
介して接続され、また、エミュレータ本体１にコネクタ
９を差し込むことで、開発用パーソナル・コンピュータ
１２とエミュレータ部１１とがインターフェース回路１
３を介して接続される。これにより、開発用パーソナル
・コンピュータ１２で作成されたプログラムあるいはデ
ータは、インターフェース回路１３を通してエミュレー
タ部１１のユーザ・メモリ１６にダウンロード可能とな
り、その結果をターゲット機器１４のＣＰＵがユーザ・
メモリ１６をＩＣメモリカードとみなして動作し即座に
確認することができる。また、ターゲット機器１４のＣ
ＰＵに合わせたデバッグ用プログラムを用意することに
より、デバッガ装置に要求される種々の機能も実現され
る。

【００２３】次に、ブレーク時の動作について説明す
る。図６は本発明実施例のブレーク時の動作を説明する
タイミングチャート、図８は本発明実施例のブレーク時
のメモリアクセス状態を説明する図である。

【００２４】まず、例えば、ターゲットＣＰＵのプログ
ラム実行を所定のアドレスで停止させる場合には、あら
かじめ開発用コンピュータ１２から停止するアドレスを
入力し、レジスタ２１にブレーク・アドレス（ＢＲＫ）
として設定しておく。プログラム実行中に、ブレーク・
コンパレータ２２は、ターゲット機器１４のプログラム
実行のアドレスと、レジスタ２１に設定されたブレーク
・アドレスとを比較し、一致したときに一致信号を出力
し、フリップ・フロップ２３をセットする。このフリッ
プ・フロップ２３のセットにより、ＳＴＯＰ信号がロー
レベルからアクティブ・ハイレベル（図６のａ）にな
る。これによりブレーク制御回路２４は、ＲＵＮ信号を
インアクティブ・ローレベル（図６のｂ）として、ユー
ザ・メモリ１６をディセイブルにするとともに、アドレ
ス変換回路２６を通じてシャドウＲＡＭ２５のストップ
・シャドウ領域のアドレスを生成する。このシャドウＲ
ＡＭ２５には、あらかじめ開発用コンピュータ１２か
ら、例えば、アドレスＳ０，Ｓ１，Ｓ２にジャンプ命令
（ＪＭＰ〈Ｓ１０〉）及びアドレスＳ１０，Ｓ１１にジ
ャンプ・ループ命令（ＪＲ〈Ｓ１０〉）が格納されてい
る。シャドウＲＡＭ２５からは、ターゲットＣＰＵに対
しジャンプ命令が強制的に挿入され、この命令によりシ
ャドウＲＡＭ２５の特定のアドレスにジャンプさせる。
ブレーク制御回路２４は、３バイトのジャンプ命令が挿
入されたときに、ＢＲＫ信号をアクティブ・ハイレベル
（図６のｃ）にすると同時に、ＳＴＯＰ信号をローレベ
ル（図６のｄ）にする。そして、このシャドウＲＡＭ２
５の特定のアドレスで無限ループさせることで、見かけ
上ターゲットＣＰＵのプログラム実行を停止させること
ができる。すなわち、図８に示すように、ユーザ・メモ
リ１６に格納されたプログラムが所定のアドレス（Ｔ
ｎ−１）まで実行され、次に外部設定されたブレーク・
アドレス（ＢＲＫ）が次の実行アドレス（Ｔ）で一致し
たときに、シャドウＲＡＭ３６のアドレスＳ０〜Ｓ２ま
でに格納された３バイト命令が読み出され、次にそのジ
ャンプ先のアドレスＳ１０，Ｓ１１のループ命令が実行
される。

【００２５】次に、スタート時の動作について説明す
る。図７は本発明実施例のスタート時の動作を説明する
タイミングチャート、図９は本発明実施例のスタート時
のメモリアクセス状態を説明する図である。

【００２６】ブレークを解除させる場合には、開発用コ
ンピュータ１２側よりＳＴＡＲＴ信号をブレーク制御回
路２４に与えることにより、まずＢＲＫ信号をイン・ア
クティブ・ローレベル（図７のｅ）とし、同時にシャド
ウＲＡＭに与えるアドレスを強制的に変更し、あらかじ
めターゲット・プログラムの実行開始アドレスを飛び先
に設定したジャンプ命令を格納した領域をアクセスさせ
る。そのジャンプ命令実行後のタイミングでＲＵＮ信号
をアクティブ・ハイレベル（図７のｆ）にし、ユーザ・
メモリ１６をアクセスできるようにすることでブレーク
が解除され、ターゲット・プログラムが実行される。す
なわち、図９に示すように、シャドウＲＡＭ２５に格納
されたループ命令が実行されているとき、ＳＴＡＲＴ信
号が与えられると、アドレスＳ２０，Ｓ２１，Ｓ２２に
ジャンプし、その領域のジャンプ命令（ＪＭＰ〈Ｔ
ｎ〉）が実行され、次にユーザ・メモリ１６にアクセス
が切り換えられ、ブレーク時のアドレスＴｎから実行が
継続する。

【００２７】次に、トレース時の動作について説明す
る。まず、トレース回路１８において、アドレス・カウ
ンタ３４は、初期化でゼロにし、またあらかじめレジス
タ３１にトリガ・アドレスを設定しておく。このトリガ
・アドレスとターゲットＣＰＵの実行アドレスがトリガ
・コンパレータ３２で一致が検出され、一致したときに
その出力でフリップ・フロップ３３がセットされる。一
致した時点から、ユーザ・メモリ１６に対するアクセス
毎に、そのアドレス、データ、リード／ライト信号をト
レース・メモリ３６に書き込み、アドレス・カウンタ３
４をカウント・アップしていく。この動作は、アドレス
・カウンタ３４がフルとなるまで、あるいはターゲット
ＣＰＵがブレークするまで続けられる。開発用コンピュ
ータ１２は、ターゲットＣＰＵがブレークした後に、ア
ドレス・カウンタ３４の値をゲート３５を介して読み取
り、０番地からアドレス・カウンタの示す値の１つ前ま
でのアドレスのトレース・メモリ３６の内容を読み出
し、適当なフォーマットで表示することでターゲットＣ
ＰＵの実行履歴を調べることができる。

【００２８】なお、本実施例では、トレース・メモリ３
６にアドレス、データ、リード／ライト信号を記録でき
るように構成しているが、対象カードがＲＯＭの場合に
はアドレスのみとしてもよい。

【００２９】

【発明の効果】以上説明したように本発明によれば、カ
ード・アダプタ部でターゲット機器と接続し、エミュレ
ータ部を通じて開発用コンピュータと接続することで、
作成されたプログラムあるいはデータは、エミュレータ
部のユーザ・メモリにダウンロード可能となり、その結
果をターゲット機器で即座に確認することができ、デバ
ッグが容易にできる。また、ターゲット機器のＣＰＵに
合わせたデバッグ用プログラムを用意することにより、
デバッガ装置に要求される種々の機能も実現できる。

【図面の簡単な説明】

【図１】本発明実施例のメモリカード用エミュレータの
全体構成を説明するブロック図である。

【図２】本発明実施例のメモリカード用エミュレータの
外観を説明する図である。

【図３】本発明実施例のエミュレータ部のブレーク・コ
ントロール回路を説明するブロック図である。

【図４】本発明実施例のエミュレータ部のトレース回路
を説明するブロック図である。

【図５】本発明実施例のカード・アダプタ部を説明する
ブロック図である。

【図６】本発明実施例のブレーク時の動作を説明するタ
イミングチャートである。

【図７】本発明実施例のスタ−ト時の動作を説明するタ
イミングチャートである。

【図８】本発明実施例のブレーク時のメモリアクセス状
態を説明する図である。

【図９】本発明実施例のスタート時のメモリアクセス状
態を説明する図である。

【符号の説明】

１エミュレータ本体２カード・アダプタ部３コネクタ４ホルダー５フラットケーブル６コネクタ７コネクタ８ケーブル９コネクタ１１エミュレータ部１２開発用コンピュータ１３インターフェース回路１４ターゲット機器１５カード・アダプタ回路１６ユーザ・メモリ１７ブレーク・コントロール回路１８トレース回路１９デコーダ

Claims

【特許請求の範囲】

【請求項１】メモリカードを使用するターゲット機器
及び開発用コンピュータの両方からアクセス可能なユー
ザ・メモリを有するエミュレータ部と、該エミュレータ
部と開発用コンピュータとの間を接続するインターフェ
ース回路と、前記メモリカードに適応させて交換可能に
形成するとともに、前記ターゲット機器とエミュレータ
部との間を接続するカード・アダプタ部とを備えたメモ
リカード用エミュレータ。
【請求項２】前記エミュレータ部は、ターゲットＣＰ
Ｕのプログラム実行を所定のアドレスで停止させ、また
そのアドレスから再開させるブレーク・コントロール回
路と、ターゲットＣＰＵのプログラム実行の履歴を記録
するトレース回路とを備えた請求項１記載のメモリカー
ド用エミュレータ。