JPH0612861B2 - 自動出力制御回路の過入力防止回路 - Google Patents
自動出力制御回路の過入力防止回路Info
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- JPH0612861B2 JPH0612861B2 JP62079900A JP7990087A JPH0612861B2 JP H0612861 B2 JPH0612861 B2 JP H0612861B2 JP 62079900 A JP62079900 A JP 62079900A JP 7990087 A JP7990087 A JP 7990087A JP H0612861 B2 JPH0612861 B2 JP H0612861B2
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- Japan
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- circuit
- output
- analog multiplexer
- output control
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は移動無線機などの自動出力制御回路の過入力防
止回路に関するものである。
止回路に関するものである。
（従来の技術） 第２図は従来例を示す自動出力制御回路のブロック図で
ある。
ある。
同図において、１はアンプ回路で、例えばマイクロ波に
よるアンプ入力Ａを増幅して、送信出力Ｂを出力する。
＋Ｖはその電源電圧である。２は検出回路としての検波
回路で、送信出力Ｂを検波して、送信出力Ｂのレベルに
対数比例した検波出力Ｃを出力する。３はレベル分割回
路で、検波出力Ｃのレベルを複数の抵抗Ｒ１〜Ｒ５によ
って複数のレベル信号Ｃ１〜Ｃ６に分割する。ＶＲ１，
ＶＲ２はレベル調整用の可変抵抗、Ｒ０はレベル調整用
の固定抵抗である。４は一般に型番４０５１Ｂで市販さ
れているアナログマルチプレクサで、その入力端子ＩＮ
にレベル分割回路３のレベル信号Ｃ１〜Ｃ６を受け、制
御コマンドＤに応じてレベル信号Ｃ１〜Ｃ６のうち１つ
を適宜に選択して出力端子ＯＵＴに取出す。ＶＤはその
電源電圧、ＶＥは接地された０電位である。５は比較回
路で、−端子にアナログマルチプレクサ４の出力端子Ｏ
ＵＴから選択されたレベル信号Ｃ１〜Ｃ６を受け、＋端
子は基準レベル電源６によって基準レベルＥに設定され
ていて、出力端子ＯＵＴの信号を該基準レベルＥと比較
して、相互の偏差出力Ｆをアンプ回路１に負帰還する。
よるアンプ入力Ａを増幅して、送信出力Ｂを出力する。
＋Ｖはその電源電圧である。２は検出回路としての検波
回路で、送信出力Ｂを検波して、送信出力Ｂのレベルに
対数比例した検波出力Ｃを出力する。３はレベル分割回
路で、検波出力Ｃのレベルを複数の抵抗Ｒ１〜Ｒ５によ
って複数のレベル信号Ｃ１〜Ｃ６に分割する。ＶＲ１，
ＶＲ２はレベル調整用の可変抵抗、Ｒ０はレベル調整用
の固定抵抗である。４は一般に型番４０５１Ｂで市販さ
れているアナログマルチプレクサで、その入力端子ＩＮ
にレベル分割回路３のレベル信号Ｃ１〜Ｃ６を受け、制
御コマンドＤに応じてレベル信号Ｃ１〜Ｃ６のうち１つ
を適宜に選択して出力端子ＯＵＴに取出す。ＶＤはその
電源電圧、ＶＥは接地された０電位である。５は比較回
路で、−端子にアナログマルチプレクサ４の出力端子Ｏ
ＵＴから選択されたレベル信号Ｃ１〜Ｃ６を受け、＋端
子は基準レベル電源６によって基準レベルＥに設定され
ていて、出力端子ＯＵＴの信号を該基準レベルＥと比較
して、相互の偏差出力Ｆをアンプ回路１に負帰還する。
第２図の回路において、制御コマンドＤによって、レベ
ル分割回路３のレベル信号Ｃ１〜Ｃ６を選択することに
より、アンプ回路１はその送信出力Ｂのレベルが当該選
択に応じた各所定のレベルとなるように利得調節され
る。
ル分割回路３のレベル信号Ｃ１〜Ｃ６を選択することに
より、アンプ回路１はその送信出力Ｂのレベルが当該選
択に応じた各所定のレベルとなるように利得調節され
る。
ところで、前記アナログマルチプレクサ４の入力端子Ｉ
Ｎへの入力は、一般に接地電位０から電源電圧ＶＤの範
囲に制限されている。よってアンプ回路１の過渡応答時
などに起る検波出力Ｃのサージを吸収するために、従来
はアナログマルチプレクサ４の入力端子ＩＮとレベル分
割回路３との接続点にツェナーダイオード７を取付けて
いた。ツェナーダイオード７は、分割された各レベル信
号Ｃ１〜Ｃ６のうちの最大のレベル信号Ｃ１を受けてそ
の値が電源電圧ＶＤ以上にならないようにしたものであ
る。
Ｎへの入力は、一般に接地電位０から電源電圧ＶＤの範
囲に制限されている。よってアンプ回路１の過渡応答時
などに起る検波出力Ｃのサージを吸収するために、従来
はアナログマルチプレクサ４の入力端子ＩＮとレベル分
割回路３との接続点にツェナーダイオード７を取付けて
いた。ツェナーダイオード７は、分割された各レベル信
号Ｃ１〜Ｃ６のうちの最大のレベル信号Ｃ１を受けてそ
の値が電源電圧ＶＤ以上にならないようにしたものであ
る。
（発明が解決しようとする問題点） 上記の構成においてはアナログマルチプレクサの入力レ
ベル範囲を制限するために、比較的高価なツェナーダイ
オードを使用する必要があった。
ベル範囲を制限するために、比較的高価なツェナーダイ
オードを使用する必要があった。
本発明はツェナーダイオードの代りに比較的安価なダイ
オードを使用してアナログマルチプレクサの入力レベル
範囲を制限するようにした過入力防止回路を提供するこ
とを目的とする。
オードを使用してアナログマルチプレクサの入力レベル
範囲を制限するようにした過入力防止回路を提供するこ
とを目的とする。
（問題点を解決するための手段） 本発明は前記問題点を解決するために、アンプ回路によ
って増幅された送信出力レベルを検出する検出回路と、
該検出回路の出力レベルを複数のレベルに分割するレベ
ル分割回路と、該レベル分割回路によって分割された各
レベル信号を選択的に取出すアナログマルチプレクサ
と、該アナログマルチプレクサから取出されたレベル信
号を所定の基準レベルと比較してその偏差出力を前記ア
ンプ回路に負帰還する比較回路とを備えた自動出力制御
回路において、アノードを前記検出回路の出力信号線に
接続しカソードを前記アナログマルチプレクサのプラス
電源線に接続した第１のダイオードと、カソードを前記
検出回路の出力信号線に接続しアノードを接地線に接続
した第２のダイオードとを設けた。
って増幅された送信出力レベルを検出する検出回路と、
該検出回路の出力レベルを複数のレベルに分割するレベ
ル分割回路と、該レベル分割回路によって分割された各
レベル信号を選択的に取出すアナログマルチプレクサ
と、該アナログマルチプレクサから取出されたレベル信
号を所定の基準レベルと比較してその偏差出力を前記ア
ンプ回路に負帰還する比較回路とを備えた自動出力制御
回路において、アノードを前記検出回路の出力信号線に
接続しカソードを前記アナログマルチプレクサのプラス
電源線に接続した第１のダイオードと、カソードを前記
検出回路の出力信号線に接続しアノードを接地線に接続
した第２のダイオードとを設けた。
（作用） 検出回路の出力レベルがアナログマルチプレクサのプラ
ス電源のレベル以上になると該出力レベルは第１のダイ
オードを介してプラス電源に引込まれることによって上
限レベルが該プラス電源のレベルに制限され、そして接
地レベル以下になると、第２のダイオードを介して接地
に引込まれて、下限レベルが接地レベルに制限される。
ス電源のレベル以上になると該出力レベルは第１のダイ
オードを介してプラス電源に引込まれることによって上
限レベルが該プラス電源のレベルに制限され、そして接
地レベル以下になると、第２のダイオードを介して接地
に引込まれて、下限レベルが接地レベルに制限される。
（実施例） 第１図は本発明の一実施例を示す自動出力制御回路のブ
ロック図である。
ロック図である。
同図において第２図と同等の部分には同一の符号を付し
て示しており、以下、異なる部分について説明する。
て示しており、以下、異なる部分について説明する。
８は第１のダイオードで、そのアノードが、検波出力Ｃ
の信号線とレベル分割回路３との接続点９，即ち分割さ
れた各レベル信号Ｃ１〜Ｃ６の取出し点より検波回路２
側において、この場合、可変抵抗ＶＲ１と固定抵抗Ｒｏ
との接続点に接続されている。そしてカソードはアナロ
グマルチプレクサ４のプラス電源ＶＤの電源線に接続さ
れている。なお、プラス電源ＶＤは、アナログマルチプ
レクサ４内においては、入力端子ＩＮのレベル信号Ｃ１
〜Ｃ６を出力端子ＯＵＴに出力するための各アナログス
イッチ（図示せず）のプラス電源をなすとともに、プラ
ス電源ＶＤに対して逆方向の各ダイオード（図示せず）
を介して入力端子ＩＮ及び出力端子ＯＵＴに接続されて
いる。該プラス電源ＶＤは比較的大容量のために、検波
出力Ｃのレベルはプラス電源ＶＤの電位以上になろうと
すると、該電源ＶＤに引込まれて電位ＶＤになる。
の信号線とレベル分割回路３との接続点９，即ち分割さ
れた各レベル信号Ｃ１〜Ｃ６の取出し点より検波回路２
側において、この場合、可変抵抗ＶＲ１と固定抵抗Ｒｏ
との接続点に接続されている。そしてカソードはアナロ
グマルチプレクサ４のプラス電源ＶＤの電源線に接続さ
れている。なお、プラス電源ＶＤは、アナログマルチプ
レクサ４内においては、入力端子ＩＮのレベル信号Ｃ１
〜Ｃ６を出力端子ＯＵＴに出力するための各アナログス
イッチ（図示せず）のプラス電源をなすとともに、プラ
ス電源ＶＤに対して逆方向の各ダイオード（図示せず）
を介して入力端子ＩＮ及び出力端子ＯＵＴに接続されて
いる。該プラス電源ＶＤは比較的大容量のために、検波
出力Ｃのレベルはプラス電源ＶＤの電位以上になろうと
すると、該電源ＶＤに引込まれて電位ＶＤになる。
１０は第２のダイオードで、そのカソードが第１のダイ
オード８のアノードと共通に接続点９に接続され、カソ
ードが接地されて０レベルになっている。なお、接地電
位ＶＥは、アナログマルチプレクサ４の内部においてダ
イオード（図示せず）を介して各アナログスイッチの０
電源をなしている。検波出力Ｃは、０レベル以下になろ
うとすると、接地電位ＶＥに引込まれて０レベルとな
る。
オード８のアノードと共通に接続点９に接続され、カソ
ードが接地されて０レベルになっている。なお、接地電
位ＶＥは、アナログマルチプレクサ４の内部においてダ
イオード（図示せず）を介して各アナログスイッチの０
電源をなしている。検波出力Ｃは、０レベル以下になろ
うとすると、接地電位ＶＥに引込まれて０レベルとな
る。
このようにして接続点９における検波出力Ｃのレベルは
０からプラス電源ＶＤの範囲に制限される。
０からプラス電源ＶＤの範囲に制限される。
（発明の効果） 以上説明したように、本発明によれば、従来のツェナー
ダイオードに代えて一般のダイオードを使用して過入力
防止回路を構成したので、使用部品の価格の低下による
コストダウンが期待できる。
ダイオードに代えて一般のダイオードを使用して過入力
防止回路を構成したので、使用部品の価格の低下による
コストダウンが期待できる。
第１図は本発明の実施例を示す自動出力制御回路のブロ
ック図、第２図は従来例を示す自動出力制御回路のブロ
ック図である。 １……アンプ回路 ２……検波回路（検出回路） ３……レベル分割回路 ４……アナログマルチプレクサ ５……比較回路 ８……第１のコンデンサ １０……第２のコンデンサ
ック図、第２図は従来例を示す自動出力制御回路のブロ
ック図である。 １……アンプ回路 ２……検波回路（検出回路） ３……レベル分割回路 ４……アナログマルチプレクサ ５……比較回路 ８……第１のコンデンサ １０……第２のコンデンサ
Claims (1)
- 【請求項１】アンプ回路によって増幅された送信出力レ
ベルを検出する検出回路と、該検出回路の出力レベルを
複数のレベルに分割するレベル分割回路と、該レベル分
割回路によって分割された各レベル信号を選択的に取出
すアナログマルチプレクサと、該アナログマルチプレク
サから取出されたレベル信号を所定の基準レベルと比較
してその偏差出力を前記アンプ回路に負帰還する比較回
路とを備えた自動出力制御回路において、 アノードを前記検出回路の出力信号線に接続しカソード
を前記アナログマルチプレクサのプラス電源線に接続し
た第１のダイオードと、 カソードを前記検出回路の出力信号線に接続しアノード
を接地線に接続した第２のダイオードとを設けてなる 自動出力制御回路の過入力防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079900A JPH0612861B2 (ja) | 1987-04-01 | 1987-04-01 | 自動出力制御回路の過入力防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079900A JPH0612861B2 (ja) | 1987-04-01 | 1987-04-01 | 自動出力制御回路の過入力防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63246015A JPS63246015A (ja) | 1988-10-13 |
| JPH0612861B2 true JPH0612861B2 (ja) | 1994-02-16 |
Family
ID=13703155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079900A Expired - Lifetime JPH0612861B2 (ja) | 1987-04-01 | 1987-04-01 | 自動出力制御回路の過入力防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612861B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666226B2 (ja) * | 1990-03-30 | 1997-10-22 | 日本無線株式会社 | 電力増幅回路 |
| US5293288A (en) * | 1990-05-17 | 1994-03-08 | Sony Corporation | Dual thin-film magnetic head with side surface terminals |
| JP2001094369A (ja) * | 1999-09-21 | 2001-04-06 | Olympus Optical Co Ltd | 光学信号処理回路 |
| CN110212919A (zh) * | 2019-05-27 | 2019-09-06 | 长沙韶光半导体有限公司 | 用于16通道模拟多路复用器的esd保护装置及多路复用装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4310492Y1 (ja) * | 1965-04-17 | 1968-05-08 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631066Y2 (ja) * | 1975-05-23 | 1981-07-24 | ||
| JPS60150814U (ja) * | 1984-03-19 | 1985-10-07 | 富士通株式会社 | Ａｇｃ回路 |
-
1987
- 1987-04-01 JP JP62079900A patent/JPH0612861B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4310492Y1 (ja) * | 1965-04-17 | 1968-05-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63246015A (ja) | 1988-10-13 |
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