JPH06125262A - Interface circuit - Google Patents
Interface circuitInfo
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- JPH06125262A JPH06125262A JP4301740A JP30174092A JPH06125262A JP H06125262 A JPH06125262 A JP H06125262A JP 4301740 A JP4301740 A JP 4301740A JP 30174092 A JP30174092 A JP 30174092A JP H06125262 A JPH06125262 A JP H06125262A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＬＳＩの入出力イン
ターフェイス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI input / output interface circuit.
【０００２】[0002]
【従来の技術】ＬＳＩの集積度が上がるにつれ、１チッ
プに実装される回路規模は大きくなる。そのためＬＳＩ
の入出力信号数も当然に増大し、ピン数増加は避けられ
ない。しかしながら、ＬＳＩパッケージサイズの大きさ
には限界があるためピン数増加に対処できないという問
題がある。2. Description of the Related Art As the degree of integration of LSIs increases, the scale of circuits mounted on one chip increases. Therefore, LSI
The number of input / output signals of the above will naturally increase, and the increase in the number of pins cannot be avoided. However, there is a problem that the increase in the number of pins cannot be dealt with because the size of the LSI package is limited.
【０００３】[0003]
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、ＬＳＩの
集積化によるピン数増加に対処するための入出力インタ
ーフェイスを提供することを目的とする。SUMMARY OF THE INVENTION The present invention was devised to solve such conventional problems, and it is an object of the present invention to provide an input / output interface for coping with an increase in the number of pins due to the integration of LSIs. To aim.
【０００４】[0004]
【課題を解決するための手段】この発明に係るＬＳＩイ
ンターフェイス回路は、ＬＳＩの２値信号を入出力する
際に２値・多値信号又は多値・２値信号に変換すること
でＬＳＩの入出力用のピン数を削減するものである。SUMMARY OF THE INVENTION An LSI interface circuit according to the present invention converts an LSI binary signal into a binary / multivalued signal or a multivalued / binary signal when inputting / outputting the LSI binary signal. The number of output pins is reduced.
【０００５】[0005]
【実施例】次に、本発明の１実施例を図面に基づいて説
明する。図２は２値・多値変換回路のブロック図であ
る。ＴA，ＴB，ＴC，ＴDはトランジスタで並列に接続さ
れ、Ｒ４，Ｒ３，Ｒ２，Ｒ１，Ｒ０は抵抗である。ＴD
のソースはＲ４を介して電源ＶCCと、ＴCのソースはＲ
４及びＲ３を介して電源ＶC Cと、ＴBのソースはＲ４，
Ｒ３及びＲ２を介して電源ＶCCと、ＴAのソースはＲ
４，Ｒ３，Ｒ２及びＲ１を介して電源ＶCCと接続されて
いる。ここで、Ｒ４およびＲ０の抵抗値は同じであり、
Ｒ３，Ｒ２及びＲ１の抵抗値はＲ４またはＲ０の２倍と
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, one embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a block diagram of a binary / multivalue conversion circuit. T A , T B , T C , and T D are transistors connected in parallel, and R4, R3, R2, R1, and R0 are resistors. T D
The source of T C is the power supply V CC via R4, and the source of T C is R
A power source V C C via the 4 and R3, the source of T B is R4,
The power source V CC and the source of T A are R through R3 and R2.
4, R3, R2 and R1 are connected to the power supply V CC . Here, the resistance values of R4 and R0 are the same,
The resistance value of R3, R2, and R1 is twice that of R4 or R0.
【０００６】信号ｘ及びｙは２値論理の入力信号で、両
信号ｘ及びｙがローレベル（以下「０」で示す）の場
合、デコーダは信号Ａのみをハイレベル（以下「１」で
示す）で出力し、ＴAのみが導通するよう設定されてい
る。この場合、抵抗列におけるポイント０の電圧が
ＴA，Ｔ(O)及びＲ(O)で構成されるソースフォロワ回路
にＶOUTとして出力される。The signals x and y are binary logic input signals, and when both signals x and y are at a low level (hereinafter referred to as "0"), the decoder indicates only the signal A at a high level (hereinafter referred to as "1"). ), And only T A is set to conduct. In this case, the voltage at point 0 in the resistor string is output as V OUT to the source follower circuit composed of T A , T (O) and R (O) .
【０００７】ｘが「１」，ｙが「０」の場合は信号Ｂの
みをハイレベルで出力してＴBのみが導通し、ポイント
１の電圧がＶOUTとして出力される。ｘが「０」，ｙが
「１」の場合は信号Ｃのみをハイレベルで出力してＴC
のみが導通し、ポイント２の電圧がＶOUTとして出力さ
れる。ｘ及びｙが「１」の場合は信号Ｄのみをハイレベ
ルで出力してＴDのみが導通し、ポイント３の電圧がＶ
OUTとして出力される。When x is "1" and y is "0", only the signal B is output at a high level, only T B becomes conductive, and the voltage at the point 1 is output as V OUT . When x is “0” and y is “1”, only the signal C is output at the high level and T C
Only the current is conducting and the voltage at point 2 is output as V OUT . When x and y are "1", only the signal D is output at a high level and only T D becomes conductive, and the voltage at the point 3 is V
It is output as OUT .
【０００８】この回路において、信号Ａ，Ｂ，Ｃ，Ｄが
「１」となる場合、電圧ＶOUTは以下となる。 信号Ａ：０≦ＶOUT＜１／４ＶCC 信号Ｂ：１／４ＶCC≦ＶOUT＜２／４ＶCC 信号Ｃ：２／４ＶCC≦ＶOUT＜３／４ＶCC 信号Ｄ：３／４ＶCC≦ＶOUT＜ＶCC これにより２回線２値の２ビットデータを電圧レベルに
応じて１回線４値で表現可能となる。図３に信号ｘとｙ
及び信号Ａ，Ｂ，Ｃ，Ｄの関係を示す。In this circuit, when the signals A, B, C and D are "1", the voltage V OUT is as follows. Signal A: 0 ≤ V OUT <1/4 V CC signal B: 1/4 V CC ≤ V OUT <2/4 V CC signal C: 2/4 V CC ≤ V OUT <3/4 V CC signal D: 3/4 V CC ≤ V OUT <V CC As a result, 2-line binary 2-bit data can be expressed by 1 line 4-value according to the voltage level. The signals x and y are shown in FIG.
And signals A, B, C and D are shown.
【０００９】図６の回路において、Ｖ1，Ｖ2は入力電
圧、Ｃ1，Ｃ2はコンデンサ、Ｔ1はｎＭＯＳトランジス
タ、Ｔ2はｐＭＯＳトランジスタである。ここで、Ｃ1＝
Ｃ2ならば、電圧Ｖ3は、In the circuit of FIG. 6, V 1 and V 2 are input voltages, C 1 and C 2 are capacitors, T 1 is an nMOS transistor, and T 2 is a pMOS transistor. Where C 1 =
If C 2 , the voltage V 3 is
【式１】 となる。[Formula 1] Becomes
【００１０】ここで、Ｔ1，Ｔ2の閾値電圧をＶTとする
と、Ｖ3＜ＶTの場合、信号ｘ’は「１」、Ｖ3≧ＶTの場
合、信号ｘ’は「０」となり、スイッチの特性を有す
る。Assuming that the threshold voltage of T 1 and T 2 is V T , the signal x'is "1" when V 3 <V T and the signal x'is "0" when V 3 ≥V T. , And has the characteristics of a switch.
【００１１】図４に示す回路は図６と同じ構成の回路を
並列に接続したものである。ここで、各トランジスタの
閾値電圧を１／２ＶCCとした場合、式（１）に基づき、
電圧ＶA，ＶB，ＶCは各々、The circuit shown in FIG. 4 is a circuit in which circuits having the same configuration as in FIG. 6 are connected in parallel. Here, when the threshold voltage of each transistor is ½ V CC , based on equation (1),
The voltages V A , V B , and V C are respectively
【式２】 となる。[Formula 2] Becomes
【００１２】従って、入力電圧ＶINがＶIN＜１／４ＶCC
の場合、全信号Ａ’，Ｂ’，Ｃ’は「１」、ＶIN≧１／
４ＶCCの場合、信号Ａ’のみが「０」、ＶIN≧２／４Ｖ
CCの場合、信号Ａ’及びＢ’が「０」、ＶIN≧３／４Ｖ
CCの場合、全信号Ａ’，Ｂ’Ｃ’が「０」となる。Therefore, the input voltage V IN is V IN <1 / 4V CC
, All signals A ′, B ′, C ′ are “1”, V IN ≧ 1 /
In case of 4V CC , only signal A'is "0", V IN ≧ 2 / 4V
In case of CC , signals A'and B'are "0", V IN ≧ 3 / 4V
In the case of CC , all signals A ′ and B′C ′ are “0”.
【００１３】ここで、エンコーダは全信号Ａ’Ｂ’Ｃ’
が「１」の場合、ｙ’，ｚ’の信号レベルを各々「０」
に、信号Ａ’のみが「０」の場合、ｙ’の信号レベルを
「１」に、ｚ’の信号レベルを「０」に、信号Ａ’及び
Ｂ’が「０」の場合はｙ’の信号レベルを「０」，ｚ’
の信号レベルを「１」に、全信号Ａ’，Ｂ’及びＣ’が
「０」の場合はｙ’，ｚ’の信号レベルを各々「１」に
するよう設定されている。 これにより１回線４値の２
ビットデータを２回線２値に変換可能となる。図５に信
号Ａ’，Ｂ’，Ｃ’及び信号ｙ’，ｚ’の関係を示す。Here, the encoder outputs all signals A'B'C '.
Is 1, the signal levels of y'and z'are set to "0".
When only the signal A'is "0", the signal level of y'is set to "1", the signal level of z'is set to "0", and y'when the signals A'and B'are "0". Signal level of "0", z '
Is set to "1", and the signal levels of y'and z'are set to "1" when all the signals A ', B'and C'are "0". This makes 1 line 4 values 2
Bit data can be converted into two-line binary. FIG. 5 shows the relationship between the signals A ', B', C'and the signals y ', z'.
【００１４】次に、このような２値・多値及び多値・２
値インターフェイス回路を２値論理ＬＳＩの入出力イン
ターフェイスに備えたボード内のＬＳＩ間の回路例を図
１に示す。これによりＬＳＩのピン数を削減することが
可能となる。Next, such binary / multi-value and multi-value / 2
FIG. 1 shows an example of a circuit between LSIs on a board provided with a value interface circuit as an input / output interface of a binary logic LSI. This makes it possible to reduce the number of LSI pins.
【００１５】図１において、Ｉ／Ｆ2Aはアドレス信号の
２値・多値インターフェイス回路、Ｉ／ＦMAはアドレス
信号の多値・２値インターフェイス回路、Ｉ／Ｆ2Dはデ
ータ信号の２値・多値インターフェイス回路、Ｉ／ＦMD
はデータ信号の多値・２値インターフェイス回路であ
る。ＣＰＵチップ内及びメモリチップ内は２値論理回路
である。ＣＰＵで扱われる２値のアドレスの信号はＩ／
Ｆ2Aを介して多値に変換され出力される。出力された信
号はメモリ1のＩ／ＦMAを介して２値信号に変換されメ
モリ1に格納される。In FIG. 1, I / F 2A is a binary / multilevel interface circuit for address signals, I / F MA is a multilevel / binary interface circuit for address signals, and I / F 2D is a binary level for data signals. Multilevel interface circuit, I / F MD
Is a multi-value / binary interface circuit for data signals. The inside of the CPU chip and the inside of the memory chip are binary logic circuits. The binary address signal handled by the CPU is I /
It is converted to multi-valued and output via F 2A . The output signal is converted into a binary signal through the I / F MA of the memory 1 is stored in the memory 1.
【００１６】また、ＣＰＵで扱われる２値のデータ信号
は２値・多値Ｉ／Ｆ2Aを介して多値に変換されて出力さ
れる。出力された多値データはメモリ1チップの多値・
２値変換Ｉ／ＦMAを介して２値データに変換され、メモ
リ1に格納される。このようにメモリ1に２値データで格
納されたデータをＣＰＵで処理する場合、メモリ1のＩ
／Ｆ2Dを介して２値・多値変換が行われ、ＣＰＵのＩ／
ＦMDを介して多値・２値変換されてＣＰＵで処理され
る。これによりＣＰＵとメモリ間の配線数を削減するこ
とが出来る。A binary data signal handled by the CPU is converted into a multivalued signal via a binary / multivalued I / F 2A and is output. The output multi-valued data is the multi-valued data of one memory chip.
It is converted into binary data via the binary conversion I / F MA and stored in the memory 1 . If such processing the data stored in the binary data in the memory 1 by a CPU, a memory 1 I
Binary / multi-value conversion is performed via / F 2D , and CPU I /
Multi-value / binary conversion is performed via F MD and processed by the CPU. This can reduce the number of wires between the CPU and the memory.
【００１７】[0017]
【発明の効果】前述のとおり、この発明に係るインター
フェイス回路をＬＳＩの入出力インターフェイスに装着
すると、ＬＳＩの入出力用のピン数を削減でき、パッケ
イジサイズの限界に対処可能という効果を有する。As described above, when the interface circuit according to the present invention is mounted on the input / output interface of the LSI, the number of pins for input / output of the LSI can be reduced, and the limit of the package size can be dealt with.
【図１】本発明を用いたＬＳＩ間の回路図の１例であ
る。FIG. 1 is an example of a circuit diagram between LSIs according to the present invention.
【図２】２値・多値変換回路のブロック図である。FIG. 2 is a block diagram of a binary / multivalue conversion circuit.
【図３】信号レベルを説明する図表である。FIG. 3 is a chart for explaining signal levels.
【図４】多値・２値変換回路のブロック図である。FIG. 4 is a block diagram of a multi-value / binary conversion circuit.
【図５】信号レベルを説明する図表である。FIG. 5 is a chart for explaining signal levels.
【図６】スイッチの特性を有する回路を説明する図であ
る。FIG. 6 is a diagram illustrating a circuit having a switch characteristic.
ＴA，ＴB，ＴC，ＴD，ＴＡ1，ＴＡ2，ＴＢ1，ＴＢ2，Ｔ
Ｃ1，ＴＣ2，Ｔ(O ) トランジスタ Ｒ，Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ(O) 抵抗 ０，１，２，３ ポイント Ｃ，Ｃ1，Ｃ2 キャパシタンス ＶA，ＶB，ＶC，Ｖ3 電圧 ｐ ｐＭＯＳ ｎ ｎＭＯＳ ＶCC 電源 Ａ，Ｂ，Ｃ，Ｄ，Ａ’，Ｂ’，Ｃ’，Ｄ’，ｘ’ 信
号 ｘ，ｙ 入力信号 ＶIN，Ｖ1，Ｖ2 入力電圧 ｙ’，ｚ’ 出力信号 ＶOUT， 出力電圧 Ｉ／Ｆ2A，Ｉ／Ｆ2D ２値・多値インターフェイス回
路 Ｉ／ＦMA，Ｉ／ＦMD 多値・２値インターフェイス回
路 ＭＥＭＯＲＹ1，ＭＥＭＯＲＹ2，ＭＥＭＯＲＹn メモ
リT A , T B , T C , T D , TA 1 , TA 2 , TB 1 , TB 2 , T
C 1, TC 2, T ( O) transistors R, R0, R1, R2, R3, R4, R (O) resistance 0,1,2,3 points C, C 1, C 2 capacitance V A, V B, V C , V 3 voltage p pMOS n nMOS V CC power supply A, B, C, D, A ', B', C ', D', x 'signal x, y input signal V IN , V 1 , V 2 input Voltage y ', z'Output signal V OUT , Output voltage I / F 2A , I / F 2D Binary / multilevel interface circuit I / F MA , I / F MD Multilevel / binary interface circuit MEMORY 1 , MEMORY 2 , MEMORY n memory
フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内Front Page Continuation (72) Inventor Kokuni Koto, Takayamauchi Co., Ltd. 3-5-18 Kitazawa, Setagaya-ku, Tokyo (72) Inventor Naoto Takatori 3-5-18 Kitazawa Kitazawa, Setagaya-ku, Tokyo Takayamauchi (72) Inventor Makoto Yamamoto 3-5-18 Kitazawa, Setagaya-ku, Tokyo Takayamauchi Co., Ltd.
Claims (4)
出力のためのインターフェイス回路であって、所定レベ
ルの多値の入力信号を２値に変換し、２値の出力信号を
所定レベルの多値に変換するようになっているインター
フェイス回路。1. An interface circuit for input / output of an LSI having a binary signal processing system inside, wherein a multilevel input signal of a predetermined level is converted into a binary value, and a binary output signal is of a predetermined level. Interface circuit designed to convert to multi-valued.
入力手段のレベルに応じて信号を発生させるデコータ
と、デコーダが発生させた信号に対応して導通する複数
のトランジスタと、これらトランジスタは抵抗を介して
電源に接続されかつ出力端子に並列に接続されているイ
ンターフェイス回路。2. A plurality of binary signal input means, a decoder for generating signals in accordance with the levels of these signal input means, a plurality of transistors that conduct in response to signals generated by a decoder, and these transistors An interface circuit connected to a power supply through a resistor and connected in parallel to an output terminal.
手段に並列に接続されたキャパシタンスと、抵抗を介し
て電源に並列に接続されたキャパシタンスと、信号レベ
ルに応じて導通するスイッチと、これらスイッチの出力
レベルが入力され、かつ各々のスイッチの出力レベルに
応じて複数の２値信号を出力するエンコーダを有するイ
ンターフェイス回路。3. A multi-valued signal input means, a capacitance connected in parallel to the multi-valued signal input means, a capacitance connected in parallel to a power source via a resistor, and a switch conducting in accordance with a signal level. An interface circuit having an encoder to which the output levels of these switches are input and which outputs a plurality of binary signals according to the output levels of the respective switches.
徴とする請求項１〜４のいずれか１項に記載のインター
フェイス回路。4. The interface circuit according to claim 1, wherein the interface circuit is provided outside the LSI.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301740A JP3042568B2 (en) | 1992-10-13 | 1992-10-13 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301740A JP3042568B2 (en) | 1992-10-13 | 1992-10-13 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125262A true JPH06125262A (en) | 1994-05-06 |
| JP3042568B2 JP3042568B2 (en) | 2000-05-15 |
Family
ID=17900599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301740A Expired - Lifetime JP3042568B2 (en) | 1992-10-13 | 1992-10-13 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042568B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661482A (en) * | 1994-09-30 | 1997-08-26 | Yozan Inc. | Interface circuit having a plurality of thresholding circuits |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200487601Y1 (en) * | 2016-10-10 | 2018-10-11 | 유현옥 | Fishing tackle for a hair tail |
-
1992
- 1992-10-13 JP JP4301740A patent/JP3042568B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661482A (en) * | 1994-09-30 | 1997-08-26 | Yozan Inc. | Interface circuit having a plurality of thresholding circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3042568B2 (en) | 2000-05-15 |
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