JPH06121537A - Full-wave rectifying circuit - Google Patents

Full-wave rectifying circuit

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JPH06121537A
JPH06121537A JP4097150A JP9715092A JPH06121537A JP H06121537 A JPH06121537 A JP H06121537A JP 4097150 A JP4097150 A JP 4097150A JP 9715092 A JP9715092 A JP 9715092A JP H06121537 A JPH06121537 A JP H06121537A
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Yukihiro Terada
田 幸 弘 寺
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Abstract

PURPOSE:To simplify the constitution and to reduce the cost by reducing the number of components. CONSTITUTION:An AC signal source and a DC reference power supply Vref are connected with input terminals of control transistors Q13, Q16 constituting prestage and poststage of a current mirror structure, respectively, and a resistor R2 is connected between the control transistors. Variation of output from the control transistor is taken out from prestage and poststage loads under control of transistors Q24-Q28 coupling between the prestage and poststage and the variations are combined to obtain a full-wave rectified output.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、整流回路に関し、特に
全波整流回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a rectifier circuit, and more particularly to a full wave rectifier circuit.

【0002】[0002]

【従来の技術】従来、一般に用いられている全波整流回
路は、たとえば図4のような構成である。図4におい
て、Vref は直流基準電源、OSCはピーク電圧V
1の交流信号源、Q1ないしQ6はトランジスタ、D1
はダイオード、AP1は増幅器、R1は抵抗、IS1,
IS2は電流源、AMは電流計である。
2. Description of the Related Art A conventional full-wave rectifier circuit has a structure as shown in FIG. 4, for example. In FIG. 4, Vref is a DC reference power source and OSC is a peak voltage V
1 AC signal source, Q1 to Q6 are transistors, D1
Is a diode, AP1 is an amplifier, R1 is a resistor, IS1,
IS2 is a current source and AM is an ammeter.

【0003】このような構成において、増幅器AP1は
トランジスタQ1,Q3のエミッタ電位を基準電圧Vr
ef に設定する機能を有する。基準電圧Vref 上
で変化するピーク電圧V1の交流信号は、R1により電
流に変換されてトランジスタQ1またはQ3の出力電流
の変化として後段に伝えられ、トランジスタQ5のコレ
クタ電流として図に示されるようにピーク電流がV1/
Rの全波整流波形として取り出されるようになってい
る。
In such a configuration, the amplifier AP1 uses the emitter potentials of the transistors Q1 and Q3 as the reference voltage Vr.
It has the function of setting ef. The AC signal of the peak voltage V1 that changes on the reference voltage Vref is converted into a current by R1 and is transmitted to the subsequent stage as a change in the output current of the transistor Q1 or Q3, and the peak is obtained as the collector current of the transistor Q5 as shown in the figure. Current is V1 /
It is designed to be extracted as a full-wave rectified waveform of R.

【0004】[0004]

発明が解決しようとする課題】しかしながら、このよ
うな構成では、整流器の入力インピーダンスはR1とな
り、出力インピーダンスの高い信号源では、電圧の低下
を招く可能性がある。また、トランジスタQ1,Q3の
エミッタ電圧を一定に保つ増幅器A1が必要となり、部
品点数が多く、コストもこれ以上低減できない構造であ
る。
[SUMMARY OF THE INVENTION However, in such a configuration, the input impedance of the rectifier R1 becomes, the higher the output impedance source, which can result in a lower voltage. Further, the amplifier A1 that keeps the emitter voltages of the transistors Q1 and Q3 constant is required, the number of parts is large, and the cost cannot be further reduced.

【0005】[0005]

【課題を解決するための手段】このような問題を解決す
るために、本発明では、交流信号源と直流基準電源と
を、カレントミラー段に接続された差動入力段を構成す
る各制御トランジスタの入力端にそれぞれ接続し、さら
にこれらの制御トランジスタのエミッタ間に抵抗を架け
渡すとともに、各段の前段と後段を連結する結合回路の
制御下に前記制御トランジスタの出力の変化を前段およ
び後段の負荷から取り出して合成することにより全波整
流された出力を得るようにしたことを特徴とする全波整
流回路が提供される。
In order to solve such a problem, according to the present invention , each control transistor forming a differential input stage in which an AC signal source and a DC reference power source are connected to a current mirror stage. Are connected to the input terminals of the control transistors, and resistors are bridged between the emitters of these control transistors, and changes in the output of the control transistors are controlled under the control of the coupling circuit that connects the front and rear stages of each stage. There is provided a full-wave rectification circuit characterized in that a full-wave rectified output is obtained by taking it out from a load and combining it.

【0006】[0006]

【作用】このようにすれば、従来のように増幅器を使用
することがなく全波整流出力を得ることができ、部品点
数を減少して、従来よりも低コストにすることができ
る。
In this way, a full-wave rectified output can be obtained without using an amplifier as in the conventional case, the number of parts can be reduced, and the cost can be reduced as compared with the conventional case.

【0007】[0007]

【実施例】図1は、本発明による整流回路の一実施例を
示し、同図において、図4と同じものあるいは同じ機能
を有するものは、同符号を用いて示してある。
FIG. 1 shows an embodiment of a rectifying circuit according to the present invention . In the figure, the same components as those in FIG. 4 or those having the same function are designated by the same reference numerals.

【0008】同図において、Q11〜Q17、Q22〜
Q28はトランジスタ、R2〜R4は抵抗、IS3は電
流源である。そして、トランジスタQ14,Q17は、
カレントミラー段を構成し、Q13,Q16は、差動入
力段を構成し、トランジスタQ12,Q15は、負荷段
を構成し、トランジスタQ22,Q23は、出力段を構
成し、トランジスタQ24〜Q28は前述した各段の前
段と後段を結合する結合回路をそれぞれ構成している。
そして、この差動入力段の前段の制御トランジスタQ1
3の入力端には図示しない交流信号源からの交流信号が
供給され、差動入力段の後段の制御トランジスタQ16
の入力端には、直流基準電源Vrefが接続されてい
る。そして、負荷段の前段を構成するトランジスタQ1
2は、ベースとコレクタが接続され、さらにこのベース
は出力段を構成するトランジスタQ22のベースにも接
続され、このトランジスタQ22の出力端の一つ(コレ
クタ)は、同様に出力段を構成するトランジスタQ23
の出力端(コレクタ)に接続されている。また、負荷段
の後段を構成するトランジスタQ15は、ベースとコレ
クタが接続され、さらに、このベースは出力段を構成す
るトランジスタQ23のベースにも接続され、このトラ
ンジスタQ23の出力端の一つ(コレクタ)は、前述し
たトランジスタQ22の出力端(コレクタ)とともに電
流計AMに接続されている。
In the figure, Q11-Q17, Q22-
Q28 is a transistor, R2 to R4 are resistors, and IS3 is a current source. The transistors Q14 and Q17 are
A current mirror stage is formed, Q13 and Q16 form a differential input stage, transistors Q12 and Q15 form a load stage, transistors Q22 and Q23 form an output stage, and transistors Q24 to Q28 form the above-mentioned transistors. A coupling circuit that couples the front and rear stages of each of the above-described stages is configured.
Then, the control transistor Q1 in the preceding stage of this differential input stage
An AC signal from an AC signal source (not shown) is supplied to the input end of the control signal Q3, and the control transistor Q16 at the rear stage of the differential input stage is supplied.
A DC reference power source Vref is connected to the input terminal of the. Then, the transistor Q1 forming the front stage of the load stage
2, a base and a collector are connected to each other, and this base is also connected to a base of a transistor Q22 that constitutes an output stage. One of the output terminals (collector) of this transistor Q22 is a transistor that similarly constitutes an output stage. Q23
Is connected to the output end (collector) of. A base and a collector of a transistor Q15, which constitutes the latter stage of the load stage, are connected to each other, and this base is also connected to the base of a transistor Q23 which constitutes the output stage. ) Is connected to the ammeter AM together with the output terminal (collector) of the transistor Q22 described above.

【0009】また、負荷段を構成するトランジスタQ1
2のベースは、結合回路を構成するトランジスタQ28
の出力端の一つ(コレクタ)に接続され、負荷段を構成
するトランジスタQ15のベースは、トランジスタQ2
7の出力端の一つ(コレクタ)に接続されている。ま
た、トランジスタQ26のベースは、カレントミラー段
を構成するトランジスタQ14,Q17のベースととも
に電流源IS3の一端およびトランジスタQ11の入力
端に接続されている。そしてトランジスタQ26の出力
端は、トランジスタQ24,Q25に接続されQ24,
Q27,Q28は抵抗R3,R4を介してカレントミラ
ーを構成している。
Further, a transistor Q1 forming a load stage
The base of 2 is a transistor Q28 which forms a coupling circuit.
Of the transistor Q15, which is connected to one of the output terminals (collector) of the
7 is connected to one of the output terminals (collector). Further, the base of the transistor Q26 is connected to one ends of the current source IS3 and the input end of the transistor Q11 together with the bases of the transistors Q14 and Q17 forming the current mirror stage. The output terminal of the transistor Q26 is connected to the transistors Q24 and Q25,
Q27 and Q28 form a current mirror via resistors R3 and R4.

【0010】このような構成において、図4と基本的に
異なる点は、交流信号源OSCを差動入力段を構成する
前段の制御トランジスタQ13の入力端に接続し、直流
基準電源Vref を差動入力段の後段の制御トランジ
スタQ16の入力端に接続するとともに、各段の前段お
よび後段の出力変化を合成して出力として取り出すよう
にしていることと、さらに差動入力段を構成する両制御
トランジスタQ13,Q16のエミッタ間、すなわちト
ランジスタQ13のエミッタとトランジスタQ14のコ
レクタとの接続点と、トランジスタQ16のエミッタと
トランジスタQ17のコレクタとの接続点との間に、抵
抗R2を架け渡すように構成したことにある。又、無信
号時WQ13,Q16のコレクタ電流とトランジスタQ
27,Q28のコレクタ電流が等しくなる様に設定して
ある。
In such a configuration, the point basically different from FIG. 4 is that the AC signal source OSC is connected to the input terminal of the control transistor Q13 in the preceding stage constituting the differential input stage, and the DC reference power source Vref is differential. It is connected to the input terminal of the control transistor Q16 at the rear stage of the input stage, and the output changes of the front stage and the rear stage of each stage are combined and taken out as an output, and both control transistors constituting the differential input stage. A resistor R2 is arranged to bridge between the emitters of Q13 and Q16, that is, between the connection point between the emitter of the transistor Q13 and the collector of the transistor Q14 and the connection point between the emitter of the transistor Q16 and the collector of the transistor Q17. Especially. When there is no signal, the collector current of WQ13 and Q16 and the transistor Q
The collector currents of 27 and Q28 are set to be equal.

【0011】このように構成すれば、整流回路入力部そ
のものは、高インピーダンス素子として作用し、交流信
号源OSCから図に示されるようなピーク値V1の交流
信号がこの回路に供給されると、各段の前段の電流変化
は、無信号時は、Q13のコレクタ電流はQ28のコレ
クタ電流で補われ、Q16のコレクタ電流はQ27より
補われる。これにより、Q12,Q15を流れる電流は
ゼロとなり次段のQ22,Q23からAMに流れる電流
はゼロとなる。信号源よりハイレベルの信号が送られた
とすると、Q13のベース電位がハイとなり、同エミッ
タ電位もハイとなる。この信号をV1とするとQ13の
コレクタ電流は(IA+V1/R2)となる。ここでQ
28のコレクタ電流がIAのためQ12に流れる。電流
は、(IA+V1/R2)−IA=V1/R2となる。
このとき、Q16のコレクタ電流は(IA−V1/R
2)となり、Q27からIAを流し込もうとするのでQ
27はサチレーション状態となり、Q15に流れる電流
はゼロとなる。よって、電流計AMに流れる電流は、V
1/V2となる。信号がLo(−V1)レベルとなった
時は、逆の原理にて、やはりAMに流れる電流はV1/
R2となる。これにより全波整流されることとなる。
According to this structure, the rectifier circuit input section itself functions as a high impedance element, and when an AC signal having a peak value V1 as shown in the figure is supplied to this circuit from the AC signal source OSC, Regarding the current change in the preceding stage of each stage, when there is no signal, the collector current of Q13 is supplemented by the collector current of Q28 and the collector current of Q16 is supplemented by Q27. As a result, the current flowing through Q12 and Q15 becomes zero, and the current flowing from Q22 and Q23 in the next stage to AM becomes zero. If a high level signal is sent from the signal source, the base potential of Q13 becomes high and the emitter potential of Q13 also becomes high. When this signal is V1, the collector current of Q13 is (IA + V1 / R2). Where Q
The collector current of 28 flows to Q12 due to IA. The current is (IA + V1 / R2) -IA = V1 / R2.
At this time, the collector current of Q16 is (IA-V1 / R
2) and I try to pour IA from Q27, so Q
27 becomes a saturated state, and the current flowing through Q15 becomes zero. Therefore, the current flowing through the ammeter AM is V
It becomes 1 / V2. When the signal becomes the Lo (-V1) level, the current flowing in the AM is V1 /
It becomes R2. As a result, full-wave rectification is performed.

【0012】したがって、このような構成にすれば、従
来よりも部品点数も少なく簡単であり、低コストの全波
整流回路とすることができる。また、このような簡単な
回路構成でも入力インピーダンスを高くすることができ
るため、出力インピーダンスの高い信号源でも精度よく
整流することができる等の効果を奏する。
Therefore, with such a structure, it is possible to provide a full-wave rectifier circuit which has a smaller number of parts and is simpler than the conventional one, and which is low in cost. Further, since the input impedance can be increased even with such a simple circuit configuration, it is possible to rectify even a signal source having a high output impedance with high accuracy.

【0013】図2は、本発明の他の実施例を示してい
る。同図において、図2と異なる点は、トランジスタQ
13の入力側にトランジスタQ31を配置してダーリン
トン構造にしたものである。このようにすれば、カレン
トミラー構造の入力インピーダンスをさらに高めること
ができる。
FIG. 2 shows another embodiment of the present invention . 2 is different from FIG. 2 in that the transistor Q
A transistor Q31 is arranged on the input side of 13 to form a Darlington structure. With this configuration, the input impedance of the current mirror structure can be further increased.

【0014】図3は、本発明のさらに他の実施例を示
し、差動入力段の両制御トランジスタQ13,Q16の
入力側に増幅器AP2,AP3を追加したものである。
このようにしてもカレントミラー構造の入力インピーダ
ンスをさらに高めることができる。
FIG. 3 shows still another embodiment of the present invention , in which amplifiers AP2 and AP3 are added to the input sides of both control transistors Q13 and Q16 of the differential input stage.
Even in this case, the input impedance of the current mirror structure can be further increased.

【0015】また、上述した実施例では、NPN入力段
のものを示したが、NPNトランジスタとPNPトラン
ジスタを入れ換えてPNP入力段の回路を用いても同様
の動作をさせることができる。NPN入力は、Vref
が高めのとき有効であり、PNP入力は、Vref
が低めのとき有効である。
In the above-described embodiment, the NPN input stage is shown, but the same operation can be performed by replacing the NPN transistor with the PNP transistor and using the circuit of the PNP input stage. NPN input is Vref
Is effective when is high, and PNP input is Vref.
Is effective when is low.

【0016】[0016]

【発明の効果】以上述べたように、本発明による全波整
流回路を用いれば、回路構成を従来よりも簡単にするこ
とができ、部品点数も少なく、低コストにすることがで
きる。また、入力インピーダンスを高く取ることができ
るため、出力インピーダンスが高い信号源でも精度よく
整流できることになる。
As described above, if the full-wave rectifier circuit according to the present invention is used, the circuit configuration can be made simpler than before, the number of parts can be reduced, and the cost can be reduced. Further, since the input impedance can be made high, it is possible to accurately rectify even a signal source having a high output impedance.

【0017】[0017]

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明による全波整流回路の一実施例を示す回
路図である。
FIG. 1 is a circuit diagram showing an embodiment of a full-wave rectifier circuit according to the present invention .

【図2】本発明の整流回路の他の実施例を示す回路図で
ある。
FIG. 2 is a circuit diagram showing another embodiment of the rectifier circuit of the present invention .

【図3】本発明の整流回路の他の実施例を示す回路図で
ある。
FIG. 3 is a circuit diagram showing another embodiment of the rectifier circuit of the present invention .

【図4】従来の整流回路の一例を示す回路図である。FIG. 4 is a circuit diagram showing an example of a conventional rectifier circuit.

【符号の説明】[Explanation of symbols]

Q1〜Q6、Q11〜Q17、Q22〜Q28 トラン
ジスタ R1,R2 抵抗 D1 ダイオード OSC 交流信号源 Vref 直流基準電源 IS1〜IS3 電流源 AP1〜AP3 増幅器 AM 電流計
Q1 to Q6, Q11 to Q17, Q22 to Q28 Transistors R1 and R2 Resistance D1 Diode OSC AC signal source Vref DC reference power source IS1 to IS3 Current source AP1 to AP3 Amplifier AM Ammeter

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 交流信号源と直流基準電源とを、カレン
トミラー段に接続された差動入力段を構成する各トラン
ジスタの入力端にそれぞれ接続し、さらにこれらのトラ
ンジスタのエミッタ間に抵抗を架け渡すとともに、各段
の前段と後段を連結する結合回路の制御下に前記トラン
ジスタの出力の変化を前段および後段の負荷から取り出
して合成することにより全波整流された出力を得るよう
にしたことを特徴とする全波整流回路。
1. An AC signal source and a DC reference power source are respectively connected to the input terminals of respective transistors constituting a differential input stage connected to a current mirror stage, and resistors are connected between the emitters of these transistors. Along with passing, a change in the output of the transistor is extracted from the loads of the front stage and the rear stage under the control of a coupling circuit that connects the front stage and the rear stage of each stage, and a full-wave rectified output is obtained. A characteristic full-wave rectifier circuit.
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