JPH06120426A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH06120426A JPH06120426A JP4264458A JP26445892A JPH06120426A JP H06120426 A JPH06120426 A JP H06120426A JP 4264458 A JP4264458 A JP 4264458A JP 26445892 A JP26445892 A JP 26445892A JP H06120426 A JPH06120426 A JP H06120426A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマスタースライス方式の半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a master slice type semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】一般に、マスタースライス方式の半導体
集積回路（以下、ＩＣと記す）は、コードにより未使用
ピンの存在位置が異なることから未使用ピンにボンディ
ングを行なわないためには専用のボンディングテープを
用意するなどコード開発工数が増加し、好ましくないた
め共通の全ピンボンディングを行なっている。そのた
め、図３に示すように、ボンディングワイヤ２がパッド
３に接続されているだけで、未使用Ｉ／Ｏ部５には配線
されていないノンコネクトピン６が存在する場合があ
り、ノンコネクトピン６はフローティング状態であるた
め保護ダイオード回路７を備えていない。また、ボンデ
ィングワイヤ２がパッド３に接続されていてパッド３か
ら使用Ｉ／Ｏ部４に配線されている場合は保護ダイオー
ド回路７を備えている。2. Description of the Related Art Generally, a master slice type semiconductor integrated circuit (hereinafter referred to as an IC) has a dedicated bonding tape in order to prevent bonding to unused pins because the positions of unused pins differ depending on the code. The number of man-hours for code development has increased, such as by preparing, and it is not preferable, so common pin bonding is performed. Therefore, as shown in FIG. 3, there may be a non-connect pin 6 that is not wired in the unused I / O section 5 only when the bonding wire 2 is connected to the pad 3. Since 6 is in a floating state, the protection diode circuit 7 is not provided. Further, when the bonding wire 2 is connected to the pad 3 and is wired from the pad 3 to the used I / O unit 4, the protection diode circuit 7 is provided.
【０００３】[0003]
【発明が解決しようとする課題】前述の従来のマスター
スライス方式のＩＣにおいて、コネクトピンに大きな電
圧が印加され、かつ、ノンコネクトピンがコネクトピン
に隣接している場合にはリードフレームやボンディング
ワイヤのもつ相互インダクタンスにより大きな電圧が誘
起される。また、ノンコネクトピンはフローティング状
態であるため、大きな電圧が加わっても電荷の逃げる経
路がないので、ノンコネクトピンのパッドとＩＣ基盤と
の間の絶縁体を破壊し、ＩＣの信頼性を低下させるとい
う問題点があった。In the above-mentioned conventional master slice type IC, when a large voltage is applied to the connect pin and the non-connect pin is adjacent to the connect pin, a lead frame or a bonding wire is provided. A large voltage is induced by the mutual inductance of the. In addition, since the non-connect pin is in a floating state, there is no path for the charge to escape even when a large voltage is applied, so the insulator between the pad of the non-connect pin and the IC substrate is destroyed, and the reliability of the IC decreases. There was a problem of making it.
【０００４】同様にノンコネクトピンに大きな電圧が印
加された場合においてもノンコネクトピンのパッドとＩ
Ｃ基盤との間の絶縁体を破壊し、ＩＣの信頼性を低下さ
せるという問題点があった。Similarly, even when a large voltage is applied to the non-connect pin, the pad of the non-connect pin and the I
There is a problem that the insulator between the C substrate is destroyed and the reliability of the IC is reduced.
【０００５】本発明の目的は、ノンコネクトピンとＩＣ
基盤との間の絶縁体の破壊がなく、信頼性の高いＩＣを
提供することにある。An object of the present invention is to connect non-connect pins and ICs.
The purpose of the present invention is to provide a highly reliable IC without the breakdown of the insulator between the base and the substrate.
【０００６】[0006]
【課題を解決するための手段】本発明は、半導体チップ
と、該半導体チップ上のパッドと、該パッドに接続され
たボンディングワイヤと保護ダイオード回路を介して使
用Ｉ／Ｏ部に接続するコネクトピンと、未使用Ｉ／Ｏ部
に接続されていないノンコネクトピンとを有するマスタ
ースライス方式の半導体集積回路において、前記ノンコ
ネクトピンの入力端子をカソードからアノードを通して
電源に接続する第１のダイオードとアノードからのカソ
ードを通して接地に接続する第２のダイオードを備えた
保護ダイオード回路と、アノードからカソードを通して
接地に接続するダイオードのみを備えた保護ダイオード
回路とのうちのいずれか一方の保護ダイオード回路を介
して前記未使用Ｉ／Ｏ部に接続する。According to the present invention, there is provided a semiconductor chip, a pad on the semiconductor chip, a bonding wire connected to the pad, and a connect pin connected to a used I / O section via a protection diode circuit. In a master slice type semiconductor integrated circuit having a non-connect pin not connected to an unused I / O part, a first diode connecting an input terminal of the non-connect pin from a cathode through an anode to a power supply and an anode The protection diode circuit having a second diode connected to the ground through the cathode and the protection diode circuit having only the diode connected to the ground through the cathode from the anode are connected via the protection diode circuit. Connect to the used I / O part.
【０００７】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【０００８】図１（Ａ），（Ｂ）は本発明の第１の実施
例の半導体チップの部分拡大平面図及びその保護ダイオ
ード回路の回路図である。1A and 1B are a partially enlarged plan view of a semiconductor chip according to a first embodiment of the present invention and a circuit diagram of its protection diode circuit.
【０００９】第１の実施例は、図１（Ａ），（Ｂ）に示
すように、ボンディングワイヤ２は半導体チップ１上の
パッド３に接続されていてパッド３は保護ダイオード回
路７を備えた使用Ｉ／Ｏ部４に配線されていて、かつ、
保護ダイオード回路７を備えた未使用Ｉ／Ｏ部５にも配
線されている。入力端子９は、電源側のダイオードＤ１
と接地側のダイオードＤ２に入力されていてダイオード
Ｄ１のカソードからアノードを通して電源に接続し、ダ
イオードＤ２のアノードからカソードを通して接地に接
続している。In the first embodiment, as shown in FIGS. 1A and 1B, the bonding wire 2 is connected to the pad 3 on the semiconductor chip 1, and the pad 3 is provided with the protection diode circuit 7. Wired to the used I / O unit 4, and
It is also wired to the unused I / O unit 5 including the protection diode circuit 7. The input terminal 9 is a diode D1 on the power supply side.
The diode D2 on the ground side is connected to the power supply through the cathode of the diode D1 through the anode, and is connected to the ground through the anode and cathode of the diode D2.
【００１０】次に、第１の実施例の動作について説明す
る。Next, the operation of the first embodiment will be described.
【００１１】大きな電圧を印加されたコネクトピン８に
隣接するノンコネクトピン６は、リードフレームやボン
ディングワイヤ２のもつ相互インダクタンスにより大き
な電圧が誘起されるが、入力端子９を介してダイオード
Ｄ１を通し電源側の接地点へ電荷が流動されるかまたは
ダイオードＤ２を通し接地側の接地点へ電荷が誘導され
て、絶縁体の破壊に至らない。同様にノンコネクトピン
６に大きな電圧が印加された場合でも絶縁体の破壊に至
らない。A large voltage is induced in the non-connect pin 6 adjacent to the connect pin 8 to which a large voltage is applied by the mutual inductance of the lead frame and the bonding wire 2, but the diode D1 is passed through the input terminal 9 through the diode D1. The electric charge does not flow to the ground point on the power source side or the electric charge is induced to the ground point on the ground side through the diode D2, and the insulator is not destroyed. Similarly, even if a large voltage is applied to the non-connect pin 6, the insulator will not be destroyed.
【００１２】図２は本発明の第２の実施例の保護ダイオ
ード回路の回路図である。FIG. 2 is a circuit diagram of a protection diode circuit according to the second embodiment of the present invention.
【００１３】第２の実施例は、図２に示すように、入力
端子１０は接地側のダイオードＤ３に入力されていてダ
イオードＤ３のアノードからカソードを通して接地に接
続している。In the second embodiment, as shown in FIG. 2, the input terminal 10 is input to the diode D3 on the ground side and is connected to the ground through the anode and cathode of the diode D3.
【００１４】次に、第２の実施例の動作について説明す
る。Next, the operation of the second embodiment will be described.
【００１５】大きな電圧を印加されたコネクトピン８に
隣接するノンコネクトピン６は、リードフレームやボン
ディングワイヤ２のもつ相互インダクタンスにより大き
な電圧が誘起されるが、入力端子１０を介してダイオー
ドＤ３を通し、接地へ電荷が誘導されて、絶縁体の破壊
に至らない。同様にノンコネクトピン６に大きな電圧が
印加された場合でも絶縁体の破壊に至らない。A large voltage is induced in the non-connect pin 6 adjacent to the connect pin 8 to which a large voltage is applied, due to the mutual inductance of the lead frame and the bonding wire 2, but the diode D3 is passed through the input terminal 10. , Electric charge is induced to the ground, and the insulator is not destroyed. Similarly, even if a large voltage is applied to the non-connect pin 6, the insulator will not be destroyed.
【００１６】また、ダイオードＤ１，Ｄ２，Ｄ３の面積
は、例えば各８００μｍ2 に設定し、従来の使用Ｉ／Ｏ
部４内に備えている保護ダイオード回路７そのものを使
い、例えば、４，５００Ｖの電圧をコネクトピン８に印
加した場合、ノンコネクトピン６の未使用Ｉ／Ｏ部５に
保護ダイオード回路７がなかった場合、ノンコネクトピ
ン６のパッド３とＩＣ基盤との間の絶縁体を破壊し、Ｉ
Ｃの信頼性を低下させるのに対して、保護ダイオード回
路７を備えている場合は、ノンコネクトピン６のパッド
３とＩＣ基盤との間の絶縁体を破壊することがなく、信
頼性の高いＩＣを提供することができる。The areas of the diodes D1, D2 and D3 are set to 800 μm 2 for each, and the conventional I / O used.
When the protection diode circuit 7 itself provided in the section 4 is used and, for example, a voltage of 4,500 V is applied to the connect pin 8, there is no protection diode circuit 7 in the unused I / O section 5 of the non-connect pin 6. In case of damage, the insulator between the pad 3 of the non-connect pin 6 and the IC substrate is destroyed, and I
On the other hand, when the protection diode circuit 7 is provided, the reliability of C is lowered, but the insulator between the pad 3 of the non-connect pin 6 and the IC substrate is not destroyed, and the reliability is high. An IC can be provided.
【００１７】[0017]
【発明の効果】以上の説明で明らかな如く、本発明のＩ
Ｃによれば、コネクトピンに大きな電圧が印加され、ノ
ンコネクトピンがコネクトピンに隣接して配置された場
合には、リードフレームやボンディングワイヤのもつ相
互インダクタンスにより大きな電圧が誘起されて大きな
電圧が加わってもノンコネクトピンはフローティング状
態ではないため電荷の逃げる経路があり、ノンコネクト
ピンのパッドとＩＣ基盤との間の絶縁体を破壊すること
なく、信頼性を高める効果を得ることができる。As is apparent from the above description, I of the present invention
According to C, when a large voltage is applied to the connect pin and the non-connect pin is arranged adjacent to the connect pin, a large voltage is induced by the mutual inductance of the lead frame and the bonding wire, and a large voltage is generated. Even if added, the non-connect pin is not in a floating state, so that there is a path for electric charge to escape, and the effect of improving reliability can be obtained without destroying the insulator between the pad of the non-connect pin and the IC substrate.
【００１８】同様に、ノンコネクトピンに大きな電圧が
印加された場合においても、ノンコネクトピンのパッド
とＩＣ基盤との間の絶縁体を破壊することなく信頼性を
高める効果を得ることができる。Similarly, even when a large voltage is applied to the non-connect pin, the effect of improving reliability can be obtained without destroying the insulator between the pad of the non-connect pin and the IC substrate.
【図１】本発明の第１の実施例の半導体チップの部分拡
大平面図及びその保護ダイオード回路の回路図である。FIG. 1 is a partially enlarged plan view of a semiconductor chip of a first embodiment of the present invention and a circuit diagram of its protection diode circuit.
【図２】本発明の第２の実施例の半導体チップの保護ダ
イオード回路の回路図である。FIG. 2 is a circuit diagram of a protection diode circuit of a semiconductor chip according to a second embodiment of the present invention.
【図３】従来のＩＣの半導体チップの部分拡大平面図で
ある。FIG. 3 is a partially enlarged plan view of a semiconductor chip of a conventional IC.
１ 半導体チップ ２ ボンディングワイヤ ３ パッド ４ 使用Ｉ／Ｏ部 ５ 未使用Ｉ／Ｏ部 ６ ノンコネクトピン ７ 保護ダイオード回路 ８ コネクトピン ９，１０ 入力端子 Ｄ１，Ｄ２，Ｄ３ ダイオード 1 Semiconductor Chip 2 Bonding Wire 3 Pad 4 Used I / O Section 5 Unused I / O Section 6 Non-Connect Pin 7 Protective Diode Circuit 8 Connect Pin 9, 10 Input Terminal D1, D2, D3 Diode
Claims (1)
ッドと、該パッドに接続されたボンディングワイヤと保
護ダイオード回路を介して使用Ｉ／Ｏ部に接続するコネ
クトピンと、未使用Ｉ／Ｏ部に接続されていないノンコ
ネクトピンとを有するマスタースライス方式の半導体集
積回路において、前記ノンコネクトピンの入力端子をカ
ソードからアノードを通して電源に接続する第１のダイ
オードとアノードからのカソードを通して接地に接続す
る第２のダイオードを備えた保護ダイオード回路と、ア
ノードからカソードを通して接地に接続するダイオード
のみを備えた保護ダイオード回路とのうちのいずれか一
方の保護ダイオード回路を介して前記未使用Ｉ／Ｏ部に
接続したことを特徴とする半導体集積回路。1. A semiconductor chip, a pad on the semiconductor chip, a bonding pin connected to the pad, a connect pin connected to a used I / O unit via a protection diode circuit, and an unused I / O unit. In a master-slice semiconductor integrated circuit having non-connect pins that are not connected, a second diode that connects an input terminal of the non-connect pin to a power source through a cathode and an anode and a ground through a cathode from the anode Connected to the unused I / O section via any one of a protection diode circuit including a diode and a protection diode circuit including only a diode connected from an anode to a cathode to ground. A semiconductor integrated circuit characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264458A JPH06120426A (en) | 1992-10-02 | 1992-10-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264458A JPH06120426A (en) | 1992-10-02 | 1992-10-02 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120426A true JPH06120426A (en) | 1994-04-28 |
Family
ID=17403493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4264458A Withdrawn JPH06120426A (en) | 1992-10-02 | 1992-10-02 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120426A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742079A (en) * | 1991-12-10 | 1998-04-21 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| US6031257A (en) * | 1997-06-13 | 2000-02-29 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6101078A (en) * | 1997-09-12 | 2000-08-08 | Nec Corporation | Semiconductor device with protection circuit |
-
1992
- 1992-10-02 JP JP4264458A patent/JPH06120426A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742079A (en) * | 1991-12-10 | 1998-04-21 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| US6031257A (en) * | 1997-06-13 | 2000-02-29 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6101078A (en) * | 1997-09-12 | 2000-08-08 | Nec Corporation | Semiconductor device with protection circuit |
| KR100309525B1 (en) * | 1997-09-12 | 2001-12-17 | 가네꼬 히사시 | Semiconductor device with protection circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |