JPH06120339A

JPH06120339A - 半導体集積回路設計システム

Info

Publication number: JPH06120339A
Application number: JP4289693A
Authority: JP
Inventors: Masato Iwabuchi; 真人岩渕
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-10-02
Filing date: 1992-10-02
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】本発明の目的は、半導体集積回路の階層設計
において、階層構造の変更の容易化を図ることにある。【構成】回路図の構成部品との関係で、当該構成部品
の、半導体集積回路のレイアウト階層への対応を示すレ
イアウト番地情報を記憶するための記憶手段２１と、こ
のレイアウト番地の入力及び変更を可能とするレイアウ
ト番地入力・変更手段２２Ｂを設け、元の論理回路図面
を変更することなく、レイアウトに対応した階層構造を
直接入力、変更可能とし、最終的なレイアウトの階層に
合致した論理回路図作成の容易化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の階層
設計技術、さらには階層構造の変更の容易化、レイアウ
トの進捗に伴って判明する配線、電源線の寄生素子を考
慮したシミュレーションの容易化を図るための技術に関
する。

【０００２】

【従来の技術】半導体集積回路のレイアウトに際して相
当の熟練度を要することなく比較的簡単にチップサイズ
を小型化したり歩留まりを向上させるためのレイアウト
自動化技術が従来から採用されている。

【０００３】例えばＣＡＤ（コンピュータ・エイデッド
・デザイン）を用いた自動レイアウト装置は、与えられ
た回路素子を許容スペース内に配置すると共に回路素子
個々の結線端子の位置を決定し、位置が決定された端子
間の配線経路を決定するようになっている。

【０００４】電子回路の設計において、ＣＡＤにより、
計算機につながれたグラッフィック画面上で各種部品を
配置、配線し、論理回路図を作成し計算機上にデータを
保持することができる。こうやって作成された論理回路
図を基に、計算機上で各種シミュレーションツールに必
要なネットリストを生成することができる。そのような
技術は、論理回路図入力編集システムとして、例えば、
『超ＬＳＩ総合辞典：サイエンス・フォーラム社：昭和
６３年３月３１日発行』に記載されている。そしてその
ような技術によって作成された論理回路図は、対象とす
る論理回路が大規模になる場合に、階層的に作成される
のが普通である。また、作成された論理回路を実際の半
導体集積回路装置として実現するには、所謂レイアウト
設計が不可欠である。ここで、レイアウト設計とは、所
望の論理回路の機能、電気的特性を実現するために、半
導体集積回路装置のマスクパターンの幾何学的構造を決
定する作業のことである。

【０００５】尚、半導体集積回路の自動レイアウト生成
技術について記載された文献の例としては特開昭６１−
２０２４５３号公報がある。

【０００６】

【発明が解決しようとする課題】ところで、レイアウト
設計においては、対象とする論理回路を、セル、ブロッ
ク、といったレイアウトにおける階層で実現するという
必要が生じる。このとき、論理回路設計時の階層構造を
そのままレイアウト設計時の階層に踏襲させることはで
きない。論理回路設計時には、その階層構成は、主に機
能上のまとまりを基本としており、半導体集積回路装置
のレイアウト面から見たとき必ずしも最適化されていな
いからである。論理回路設計時の階層構造を半導体集積
回路装置のレイアウト面からの効率を考え、レイアウト
の階層として組換える作業を論理回路階層のレイアウト
階層への割付けと称している。この割付けは、多くの自
由度があるが、例えば、最終的な半導体集積回路のチッ
プ面積が小さくなり、信号伝達に必要な遅延時間が小さ
くなるように行うことが重要とされる。

【０００７】一方、レイアウト設計では、自動レイアウ
トツールや、論理回路とレイアウトとの対応検証ツール
を使うことがあり、この場合、計算機上に格納された論
理回路図を基に必要なネットリストを生成する必要があ
る。

【０００８】ところが、そのような階層構造の変更を従
来の論理回路図エントリシステム上で行う場合、論理回
路の構成部品をグルーピング化し、レイアウトのブロッ
クに対応した新たな階層を作成する際に、その部品を改
めて論理回路の構成部品として定義しなければならず、
かつ、図面の修正が必要になるため、最終的なレイアウ
トの階層に合致した論理回路図を作成しようとすると、
極めて大きな工数を要する。そしてその結果、最初に作
成した論理回路図と、後で作成したレイアウトとの階層
が異なったままで、その対応関係が明らかでなくなるた
めに、レイアウトの進捗に伴って判明する配線、電源線
の寄生素子（例えば抵抗、容量、インダクタンス等）を
考慮したシミュレーションが困難になる。

【０００９】本発明の目的は、半導体集積回路の階層設
計において、階層構造の変更の容易化を図ることにあ
る。

【００１０】また、本発明の別の目的は、レイアウトの
進捗に伴って判明する配線、電源線の寄生素子を考慮し
たシミュレーションの容易化を図ることにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、論理回路図の構成部品との関係
で、当該構成部品の、レイアウト階層への対応を示すレ
イアウト番地情報を記憶するための手段と、このレイア
ウト番地情報の入力、及び変更を可能とするレイアウト
番地入力・変更手段を設けて半導体集積回路設計システ
ムを構成するものである。

【００１４】このとき、半導体集積回路の階層構造を木
構造により表示手段に表示するための表示制御手段や、
木構造で表現された階層構造を変更するための手段を含
めることができる。さらに、レイアウトの進捗に伴って
判明する配線、電源線の寄生素子を考慮したシミュレー
ションの容易化を達成するため、構成部品間を接続する
配線、電源線の寄生素子の情報を、構成部品の接続順及
び接続の分岐とは別個に、記憶するための手段を設ける
ことができる。

【００１５】

【作用】上記した手段によれば、上記レイアウト番地入
力・変更手段は、論理回路図の構成部品毎に、当該構成
部品の、レイアウト階層への対応を示すレイアウト番地
の入力及び変更を可能とし、このことが、レイアウトに
対応した階層構造の変更の容易化を達成する。

【００１６】

【実施例】図２には、本発明の一実施例であるレイアウ
ト装置が示される。

【００１７】図２に示されるレイアウト装置は、特に制
限されないが、ＣＰＵ（中央処理装置）とそれの周辺回
路とが結合されて成る計算機２２、この計算機２２で処
理される論理図／回路図情報などの各種情報が格納され
る記憶装置２１、上記計算機２２に対して各種情報を入
力するためのキーボード２３やマウス２４と、計算機２
２での制御内容や処理結果を可視化するためのグラフィ
ックディスプレイ２５とを含む。

【００１８】図１には上記レイアウト装置の機能ブロッ
クが示される。

【００１９】上記計算機２２では、所定のプログラムが
実行されることによって、各種の機能が実現される。本
実施例では、特に制限されないが、論理図／回路図の入
力及び編集のためのための論理図／回路図入力編集手段
２２Ａ、論理回路図の構成部品毎に、当該構成部品の、
半導体集積回路のレイアウト階層への対応を示すレイア
ウト番地の入力、及び変更を可能とするレイアウト番地
入力・変更手段２２Ｂと、階層構造を構成する部品間を
接続する配線、電源線の寄生素子の情報を、ブロックの
接続順及び接続の分岐とは別個に、入力及び変更可能と
する寄生素子情報入力・変更手段２２Ｃと、記憶装置２
２の記憶情報すなわち論理図／回路図情報２１Ａ、レイ
アウト番地２１Ｂ、配線、電源線の寄生素子情報２１Ｃ
に基づいてネットリストを生成するためのネットリスト
生成手段２２Ｄと、論理図／回路図情報に基づいて階層
構造を表示するための階層構造表示制御手段２２Ｅと、
階層構造の入力及び変更を可能とする階層構造入力・変
更手段２２Ｆと、レイアウト番地を論理図／回路図情報
に戻すための手段２２Ｇと、レイアウト番地に対応した
階層構造表示制御手段２２Ｈとが機能的に実現される。
上記の入力・変更手段には、図２に示されるキーボード
２３やマウス２４や、それを介して入力された情報を処
理するための手段が含まれる。

【００２０】図３には、論理回路設計時の階層構造を持
つ論理回路図面の例が示される。

【００２１】論理回路図の構成部品は、その定義名を持
ち、少なくともその構成部品を参照する図面の中で一義
的に決まる参照名を持つ。階層構造を持つ図面の場合、
図面名＝部品の定義名とするのが普通である。図３で
は、論理回路図の構成部品に対して、参照名のみを表示
している。

【００２２】図３において、特に制限されないが、図面
名はＣＨＩＰ（チップ）とされ、このＣＨＩＰは、特に
制限されないが、公知の半導体集積回路製造技術により
一つの半導体基板に形成されるシングルチップマイクロ
コンピュータとされる。このシングルチップマイクロコ
ンピュータは、外部との間で各種情報のやり取りを可能
とするための入出力回路（ＥＸＴと略記する）や、各種
演算処理を実行するための算術論理演算ユニット（ＡＬ
Ｕと略記する）、さらにシフト処理のためのシフタ（Ｓ
ＦＴと略記する）、各部の動作制御を司るコントローラ
（ＣＴＬと略記する）、プログラム格納用のリード・オ
ンリー・メモリ（ＲＯＭと略記する）、シーケンス制御
のためのシーケンサ（ＳＥＱと略記する）等を含む。そ
してそれら各ブロックは、半導体集積回路の配線端子Ａ
（０：７）、Ｂ（０：７）、クロック端子Ｃに結合され
る。ここで、Ａ（０：７）は、Ａ０〜Ａ７までの８個の
端子を意味し、Ｂ（０：７）は、Ｂ０〜Ｂ７までの８個
の端子を意味する。Ｃは半導体集積回路のクロック入力
端子を示し、ＣＬＫは各ブロックのクロック入力端子又
は信号を示している。

【００２３】上記複数のブロックはそれぞれ下位図面が
作成され、そのうちＡＬＵについての下位図面（図面名
＝ＡＬＵ）は、特に制限されないが、図４に示されるよ
うに形成される。すなわち、図３に示されるＡＬＵは、
図４に示されるように、端子Ａ（０：７），Ｂ（０：
７）に対応する８個のＡＬＵ０〜ＡＬＵ７を含む。

【００２４】図５には、上記図面ＣＨＩＰにかかる半導
体集積回路の階層構造が木構造で示される（ツリー表示
と称されることもある）。

【００２５】この木構造表示では、下位階層の構成部品
については参照名のみ表示している。このような木構造
表示は階層構造表示制御手段２２Ｅの制御によって可能
とされ、そのような表示により論理回路図の階層構造を
容易に認識可能とされる。

【００２６】図６には上記階層構造を組換えた場合の例
が示される。

【００２７】図６では、半導体集積回路の所定のレイア
ウトルールを考慮してグループ化されることにより、上
記階層構造が組変えられている。すなわち、ＣＨＩＰの
下に、新たにＩＮＴというブロックが形成され、このＩ
ＮＴの下に新たにＢＬＯＣＫＡとＢＬＯＣＫＢというブ
ロックが形成される。ＩＮＴの下には、ＢＬＯＣＫＡと
ＢＬＯＣＫＢとＲＯＭを属させ、ＢＬＯＣＫＡの下に
は、ＡＬＵとＳＦＴというブロックを属させ、ＢＬＯＣ
ＫＢの下には、ＣＴＬとＳＥＱというブロックを属させ
ている。このような階層構造の変更は、グラフィックデ
ィスプレイ２５の木構造表示上で行うことができる。つ
まり、グラフィックディスプレイ２５上の木構造表示を
みながら、キーボード２３あるいはマウス２４を操作す
ることにより、ブロックの新たな追加、移動等を容易に
行うことができ、それにより、図５の階層構造から図６
の階層構造への組換えが行われる。そしてこのような階
層構造変更においては、特に制限されないが、半導体集
積回路のチップ面積、信号伝達に必要な遅延時間、メン
テナンスの容易性、チップ内消費電力均一化のためのパ
ワー配分、テスタビリティ（テスト容易性）、等が勘案
される。

【００２８】図７には、この階層構造を変更するに当っ
て考慮されたレイアウトがその階層構造と共に示され
る。このレイアウトは、図６の木構造表示に対応するも
ので、必要に応じて、それらの切換え表示が可能とされ
る。

【００２９】図８には、レイアウト階層への対応を示す
番地を元の論理回路図の構成部品の番地に戻して表示さ
せた場合の例が示され、図９には図８におけるＡＬＵに
属する詳細図面が示される。図８において８１，８２，
８３で代表的に示されるのは、それぞれＡＬＵ、ＣＴ
Ｌ、ＲＯＭのレイアウト番地情報である。また、図９に
おいて、９１で示されるのは図８に示されるＡＬＵに属
するＡＬＵ０についてのレイアウト番地情報である。す
なわち、構成部品毎に、当該構成部品の、半導体集積回
路のレイアウト階層への対応を示す番地情報が付加され
ている。例えばＡＬＵについてのレイアウト番地８１
は、ＣＨＩＰ．ＩＮＴ．ＢＬＯＣＫＡ．ＡＬＵとなって
おり、ＡＬＵの階層構造上の位置関係が明確とされる。
また、図９において、ＡＬＵ０のレイアウト番地９１
は、ＣＨＩＰ．ＩＮＴ．ＢＬＯＣＫＡ．ＡＬＵ．ＡＬＵ
０とされ、上記の場合と同様に、ＡＬＵ０の階層構造上
の位置関係が明確とされる。そのようなレイアウト番地
情報の付加は、レイアウト番地入力・変更手段２２Ｂに
よって行うことができ、記憶装置２１に格納されること
により計算機２１の管理対象とされる。

【００３０】ここで、図５から図６への階層構造の組換
えに伴い、ネットの記述形式の変更が起こる。これは、
例えばＣＨＩＰの下に属していたＣＬＫ（クロック）と
いう内部信号が、図５から図６への階層組換えにより、
ＣＨＩＰ、ＩＮＴ、ＢＬＯＣＫＡ、ＢＬＯＣＫＢの階層
にまたがってしまうためである。ＣＬＫという信号につ
いて、階層構造の組換えによって、ネットリストがどの
ように変化するかは、図１０及び図１１から明らかとさ
れる。

【００３１】図１０には階層構造変更前のネットリスト
が示される。このネットリストでは、例えば信号ＣＬＫ
は接続構成部品名ＥＸＴの端子Ｔに接続されることが示
される。

【００３２】図１１には階層構造変更後のネットリスト
が示される。

【００３３】このネットリストでは、新しい端子ＣＬＫ
使用されている。このＣＬＫＨは既に信号名として使用
されているが、便宜上そのまま端子名として使用され
る。特に限定されないが、木構造で階層構造を変更して
いるときにデータを変更し、ネットリスト生成手段２２
Ｄによって、このデータを参照して、必要なネットリス
トを作成することによって、ネットリストの変更が可能
とされる。

【００３４】また、本実施例装置では、レイアウトの進
捗に伴って判明する配線、電源線の寄生素子を考慮した
シミュレーションの容易化を図るため、階層構造を構成
する部品間を接続する配線、電源線の寄生素子の情報
を、ブロックの接続順及び接続の分岐とは別個に管理す
る。

【００３５】図３の論理回路図面では、ＣＬＫという信
号が、ＡＬＵ、ＳＦＴ、ＣＴＬ、ＲＯＭ、ＳＥＱに供給
されるようになっているが、これは、図８におけるネッ
トリスト表現では、ＣＬＫという信号が、ＡＬＵ、ＳＦ
Ｔ、ＣＴＬ、ＲＯＭ、ＳＥＱというブロックをつないで
いるという意味しかもたず、図３における図面上での接
続順及び、接続の分岐とは、別途に、階層構造を構成す
る部品間を接続する配線、電源線の寄生素子の情報を記
憶装置２１に格納して管理する。

【００３６】このような情報管理によって、レイアウト
設計時にＣＬＫという信号の各ブロックの配線順及び分
岐を、論理回路図面とは完全に独立して決定できる。こ
のため、例えばレイアウト設計において最終的な半導体
集積回路のチップ面積が小さくなり、信号伝達に必要な
遅延時間が小さくなるようにＣＬＫという信号の各ブロ
ックの配線順及び分岐を決定できる。

【００３７】しかも、レイアウトから決定される部品間
を接続する配線、電源線の寄生素子の情報を、例え元の
論理回路図と信号の各ブロックの配線順及び分岐が変更
になっていても、元の論理回路図における信号ＣＬＫに
対応させることができ、これを基にレイアウトの進捗に
伴って判明する配線、電源線の寄生素子を考慮に入れ、
ネットリストを生成できる。このことを階層名ＩＮＴに
おける信号ＣＬＫで見れば、図１１のネットリストで
は、ＢＬＯＣＫＡはＣＬＫ端子で、ＢＬＯＣＫＢはＣＬ
Ｋ端子で、さらにＲＯＭは端子Ｔで接続されている。図
１２のレイアウト上での信号ＣＬＫの配線から、図１３
に示されるように、配線の寄生素子例えば抵抗成分Ｒ１
〜Ｒ９が抽出される。図３では、ＣＬＫ端子と分岐点１
との間に抵抗Ｒ１が存在し、分岐点１と分岐点２との間
に抵抗Ｒ２が存在し、分岐点２とＲＯＭの端子Ｔとの間
に抵抗Ｒ３が存在し、分岐点２と分岐点３との間に抵抗
Ｒ４が存在し、分岐点３と分岐点４との間に抵抗Ｒ５が
存在し、分岐点４とＢＬＯＣＫＡのＣＬＫ端子と間に抵
抗Ｒ６が存在し、分岐点１と分岐点５との間に抵抗Ｒ７
が存在し、分岐点５と分岐点６との間に抵抗Ｒ８が存在
し、分岐点６とＢＬＯＣＫＢの端子ＣＬＫとの間に抵抗
Ｒ９が存在するように表現されている。尚、ＣＬＫの信
号線に含まれる抵抗成分を代表的に示しているが、容量
やインダクタンスなどの他の寄生素子についても同様で
ある。そして、このような情報は、図１４に示されるよ
うに、信号ＣＬＫに関する配線寄生素子の情報として、
記憶装置２１に格納されることによって計算機２２で別
途管理される。図１４では、信号名、接続構成部品名、
及び接続端子名とともに、抵抗名、接続ノード名が含ま
れる。

【００３８】例えば、図１２のレイアウトにおいて、信
号ＣＬＫの配線の引き回し分岐形状を変更した際にも、
それに相当する配線寄生素子情報が抽出され、信号ＣＬ
Ｋに関する配線寄生素子の情報として、それが別途管理
される。つまり、元の論理回路図への変更及び、図１０
におけるネットリストはそのままで、信号ＣＬＫに関す
る配線寄生素子の情報が付加され、論理回路設計時から
レイアウト設計時に亘って、階層を組換えながら、その
ときどきで必要なネットリストを得ることができる。

【００３９】上記実施例によれば以下の作用効果が得ら
れる。

【００４０】（１）従来装置において、階層構造の変更
を従来の論理回路図エントリシステム上で行う場合、論
理回路の構成部品をグルーピング化し、レイアウトのブ
ロックに対応した新たな階層を作成する際に、その部品
を改めて論理回路の構成部品として定義しなければなら
ず、かつ、図面の修正が必要になるため、最終的なレイ
アウトの階層に合致した論理回路図を作成しようとする
と、極めて大きな工数を要すしたが、本実施例装置にお
いては、元の論理回路図面を変更することなく、レイア
ウトに対応した階層構造を直接入力、変更できるため、
最終的なレイアウトの階層に合致した論理回路図を簡単
に作業できる。

【００４１】（２）配線、電源線の寄生素子情報を、ブ
ロックの接続順及び接続の分岐とは別個に情報管理によ
って、レイアウト設計時にＣＬＫという信号の各ブロッ
クの配線順及び分岐を論理回路図面と完全に独立して決
定できるので、レイアウト設計において最終的な半導体
集積回路のチップ面積が小さくなり、且つ、信号伝達に
必要な遅延時間が小さくなるようにＣＬＫ信号の各ブロ
ックの配線順及び分岐を決定できる。しかも、レイアウ
トから決定される部品間を接続する配線、電源線の寄生
素子の情報を、例え元の論理回路図と信号の各ブロック
の配線順及び分岐が変更になっていても元の論理回路図
における信号ＣＬＫに対応させることができ、これを基
に、レイアウトの進捗に伴って判明する配線、電源線の
寄生素子を考慮に入れたネットリストを生成することが
できる。それにより、配線、レイアウトの進捗に伴って
判明する配線、電源線の寄生素子を考慮したシミュレー
ションが可能とされる。

【００４２】（３）階層構造表示制御手段２２Ｅを有す
ることにより、元の論理回路図の階層構造や、論理回路
図の構成部品に付けられたレイアウト階層への対応を示
す番地を元にした階層構造を、それぞれグラフィックデ
ィスプレイ２５に木構造表示することができ、そのよう
な木構造表示により、階層構造を容易に確認することが
できる。

【００４３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータの設計を支援するレイア
ウト装置に適用した場合について説明したが、本発明は
それに限定されるものではなく、半導体記憶装置やその
他の半導体集積回路の設計システムに広く適用すること
ができる。

【００４５】本発明は、少なくとも半導体集積回路の設
計を支援することを条件に適用することができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４７】すなわち、論理回路図の構成部品毎に、当
該構成部品の、レイアウト階層への対応を示すレイアウ
ト番地の入力及び変更が可能とされ、それによって、レ
イアウトに対応した階層構造の変更の容易化が達成され
る。

【００４８】また、階層構造を構成する部品間を接続す
る配線、電源線の寄生素子の情報を、ブロックの接続順
及び接続の分岐とは別個に、入力及び変更を可能とする
手段を設けることにより、レイアウト設計時に各ブロッ
クの配線順及び分岐を論理回路図面と完全に独立して決
定できるので、レイアウト設計において最終的な半導体
集積回路のチップ面積が小さくなり、且つ、信号伝達に
必要な遅延時間が小さくなるように各ブロックの配線順
及び分岐を決定できる。しかも、レイアウトから決定さ
れる部品間を接続する配線、電源線の寄生素子の情報
を、元の論理回路図における信号に対応させることがで
き、これを基に、レイアウトの進捗に伴って判明する配
線、電源線の寄生素子を考慮に入れたネットリストを生
成することができるので、配線、レイアウトの進捗に伴
って判明する配線、電源線の寄生素子を考慮したシミュ
レーションを容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるレイアウト装置の機能
ブロック図である。

【図２】上記レイアウト装置の全体的な構成ブロック図
である。

【図３】論理回路設計時の階層構造を持つ論理回路図面
の説明図である。

【図４】論理回路設計時の階層構造を持つ論理回路図面
の説明図である。

【図５】階層構造の木構造表示の説明図である。

【図６】上記階層構造を組換えの説明図である。

【図７】階層構造を変更するに当って考慮したレイアウ
トをその階層構造と共に示した場合の説明図である。

【図８】レイアウト階層への対応を示す番地を元の論理
回路図の構成部品の番地に戻し表示させた場合の説明図
である。

【図９】レイアウト階層への対応を示す番地を元の論理
回路図の構成部品の番地に戻し表示させた場合の説明図
である。

【図１０】階層構造変更前のネットリスト説明図であ
る。

【図１１】階層構造変更後のネットリストの説明図であ
る。

【図１２】レイアウト上で配線から寄生素子を抽出した
場合の説明図である。

【図１３】レイアウト上での配線例説明図である。

【図１４】抽出された寄生素子の情報管理例説明図であ
る。

【符号の説明】

２１記憶装置２２計算機２２Ａ論理図／回路図入力編集手段２２Ｂレイアウト番地入力・変更手段２２Ｃ寄生素子情報入力・変更手段２２Ｄネットリスト生成手段２２Ｅ階層構造表示制御手段２２Ｆ階層構造入力・変更手段２２Ｇレイアウト番地を番地を論理図／回路図情報に
戻す手段２２Ｈレイアウト番地に対応した階層構造表示制御手
段２３キーボード２４マウス２５グラフィックディスプレイ８１レイアウト番地情報８２レイアウト番地情報８３レイアウト番地情報９１レイアウト番地情報ＥＸＴ入出力部ＡＬＵ算術論理演算ユニットＳＦＴシフタＣＴＬコントローラＲＯＭリード・オンリ・メモリＳＥＱシーケンサ

Claims

【特許請求の範囲】

【請求項１】階層構造を有する半導体集積回路の回路
図を入力して、それの編集を可能とすることにより当該
半導体集積回路の設計を支援する半導体集積回路設計シ
ステムにおいて、上記回路図の構成部品との関係で、当
該構成部品の、上記半導体集積回路のレイアウト階層へ
の対応を示すレイアウト番地情報を記憶するための記憶
手段と、このレイアウト番地の入力及び変更を可能とす
るレイアウト番地入力・変更手段とを含むことを特徴と
する半導体集積回路設計システム。
【請求項２】上記半導体集積回路の階層構造を木構造
に表示するための表示制御手段を含む請求項１記載の半
導体集積回路設計システム。
【請求項３】木構造で表現された階層構造を変更する
ための手段を含む請求項１又は２記載の半導体集積回路
設計システム。
【請求項４】構成部品間を接続する配線、電源線の寄
生素子の情報を、構成部品の接続順及び接続の分岐情報
とは別個に記憶するための記憶手段を含む請求項１，２
又は３記載の半導体集積回路設計システム。