JPH06104737A - 論理回路の間にプログラム可能な相互接続経路を設けるための装置および方法 - Google Patents

論理回路の間にプログラム可能な相互接続経路を設けるための装置および方法

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JPH06104737A
JPH06104737A JP5149198A JP14919893A JPH06104737A JP H06104737 A JPH06104737 A JP H06104737A JP 5149198 A JP5149198 A JP 5149198A JP 14919893 A JP14919893 A JP 14919893A JP H06104737 A JPH06104737 A JP H06104737A
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Barry Hoberman
バリー・ホーバーマン
Marc W Knecht
マーク・ダブリュ・クネッチ
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Abstract

(57)【要約】 （修正有） 【目的】 プログラム可能な論理装置の論理ブロックを
相互接続するプログラム可能な相互接続経路を形成する
ための新規な装置および方法を提供する。 【構成】 集積回路において、低い抵抗のプログラム可
能な相互接続経路は、電源電圧ＶＤＤよりも高い電圧Ｖ
ＰＰを使用することによって与えられ、プログラム可能
な相互接続経路４００を形成するために使用されるトラ
ンジスタスイッチ素子４０１〜４０４は構成ＲＡＭビッ
ト４０５〜４０８によって制御される。１つの実施例に
おいて、より高い電圧は、ＭＯＳコンデンサを含むチャ
ージポンプ回路を駆動するために発振回路を使用して、
電源電圧からオンチップに発生される。より高い電圧
は、ポンプされた電圧の最大値を予め定められた最大値
に制限する電圧調節器回路によって調節され、そのため
集積回路の信頼性を高める。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は集積回路に関し、特にプログ
ラム可能な論理装置として通常既知の集積回路に関す
る。
【０００２】
【発明の背景】図１は、そこで論理回路のブロック
（「論理ブロック」）がプログラム可能な相互接続素子
（「プログラム可能な相互接続経路」）によって相互接
続されるプログラム可能な論理装置１００の例を示して
いる。図１に示されているように、論理ブロック１０１
および１０２は、「プログラム可能な経路指定チャネ
ル」に配置される相互接続ライン１０３ａ，１０３ｂ，
１０３ｃおよび１０３ｄによって相互接続される。ライ
ン１０３ａ−１０３ｄの接続性は、多数のトランジスタ
およびフリップフロップを含むプログラム可能なスイッ
チ素子１０４によって決定される。フリップフロップは
また、構成メモリビットまたは構成ＲＡＭビットとして
既知である。プログラム可能なスイッチ素子１０４の１
つの実現化例は、相互接続ライン１０３ａ−１０３ｄに
おけるいずれかの２つのラインの接続を可能にする交差
点スイッチ素子である。各々の可能な接続（「接続
点」）は、接続がされるべきであるかどうかを示す値が
記憶される構成ＲＡＭビットによって制御される。典型
的には、構成ＲＡＭビットの記憶値は、トランジスタの
ゲート端子で印加された電圧を介して単一のトランジス
タ（たとえばＮＭＯＳトランジスタ）の導通状態かまた
は高インピーダンス状態かを選択することによって接続
を与える。
【０００３】プログラム可能な論理装置の中には、プロ
グラム可能な相互接続経路が「フィールドプログラム可
能」であることを可能にするものもある。工場でプログ
ラムされた装置と違って、フィールドプログラム可能な
論理装置はユーザに使用時のプログラミングの柔軟性を
与えるためにプログラムされずに製造される。幾つかの
例において、そのようなプログラム可能な論理装置は
「再プログラム可能」であるように提供される。その名
前が意味するように、再プログラム可能な論理装置の接
続性は使用している間に変更することが可能である。
【０００４】上述のようなプログラム可能な論理装置
は、多数の論理ブロックおよびプログラム可能なスイッ
チ素子を含む。結果として、いくつかのプログラム可能
な相互接続経路の各々が多数の可能化されたトランジス
タを含み得るということは避けられない。図２は、プロ
グラム可能な相互接続経路２００におけるそのようなプ
ログラム可能な相互接続経路の例を示している。相互接
続経路２００は、構成ＲＡＭビット２０９−２１２に
「論理ハイ」値を記憶することによって、トランジスタ
２０１−２０４を導通状態におくように形成される。
【０００５】相互接続ライン２１３ａ−ｄおよびそれぞ
れのトランジスタ２０１−２０４の寄生容量は図２にお
いてコンデンサ２０５−２０８によって表わされる。コ
ンデンサ２０５−２０８の組合わされた影響およびトラ
ンジスタ２０１−２０４の「オン抵抗」は、プログラム
可能な相互接続経路２００において達成可能な信号の立
上がりおよび立下がり時間に不利に影響し、プログラム
可能な論理装置の性能低下につながる。相互接続経路が
長ければ長いほど、結果として生じる性能の低下はより
明白であることが認められるであろう。
【０００６】所与の電源電圧に対して、トランジスタの
オン抵抗はトランジスタのチャネル長およびチャネル幅
の両方によって決定される。チャネル長を短くするかま
たはチャネル幅を広くするかのどちらかによってオン抵
抗は第１のオーダの近似によって（by first order app
roximation) 低減される。しかしながら、トランジスタ
のオン抵抗を減少させるこれらの試みはどちらも実用的
ではない。これは、（ｉ）達成可能な最小チャネル長が
典型的には製造工程において利用される技術によって制
限されるため、および（ｉｉ）より幅の広いチャネル幅
がより大きなトランジスタをもたらすためである。その
ようにより大きなトランジスタは望ましくない回路密
度、より低い製造歩留りおよびより高いコストにつなが
る。
【０００７】図１および図２に示されるプログラム可能
な論理装置のＣＭＯＳ実現化例は、Ｎ−基板およびＰ−
ウェルを使用するＣＭＯＳプロセスにおいて実現するこ
とが可能である。このプロセスの下で代表的な装置は図
３および図４に示されている。図３は、ＮＭＯＳトラン
ジスタ３０２が導通しているかどうかを決定する１−ビ
ットプログラムを記憶するためのトランジスタ３０１ａ
−３０１ｅによって形成される構成ＲＡＭビット３０１
を有するプログラム可能な相互接続経路３００の１つの
接続点を一例として示している。ＮＭＯＳトランジスタ
３０２は図１に関して先に議論した相互接続ライン１０
３ａ−１０３ｄのような相互接続ラインを接続するため
のプログラム可能な相互接続経路におけるプログラム可
能な接続を与えるスイッチである。
【０００８】図３にはまたＮＭＯＳトランジスタ３０４
ａおよびＰＭＯＳトランジスタ３０４ｂを含むインバー
タ３０４が示されている。インバータ３０４は図１の論
理ブロック１０１のような論理ブロックにおけるインバ
ータである。影をつけた区域３２０に示されているよう
に、ＰＭＯＳトランジスタ３０１ｃおよび３０１ｄなら
びにＰＭＯＳトランジスタ３０４ｂはＮ−基板の接続部
分３２０に配置される。
【０００９】図４はプログラム可能な相互接続経路３０
０の図３の接続点の１つの実現化例の理想断面図であ
り、この回路のＰＭＯＳトランジスタ３０１ｃおよび３
０４ｂとＮＭＯＳトランジスタ３０４ａとを示してい
る。図４に示されているように、ＰＭＯＳトランジスタ
３０１ｃのソース端子およびＰＭＯＳトランジスタ３０
４ｂのソース端子には同じ電源電圧ＶＤＤが与えられ
る。Ｎ−基板はまた基板コンタクト３０５を介して電源
電圧ＶＤＤにバイアスされる。
【００１０】
【発明の概要】この発明に従って、プログラム可能な論
理装置の論理ブロックを相互接続するためのプログラム
可能な相互接続経路は、論理ブロックで受取られる電源
電圧ＶＤＤよりも高い電圧レベルを有する電圧ＶＰＰを
構成ＲＡＭビットで与えることによって形成される。電
圧ＶＰＰを構成ＲＡＭビットに印加することによって、
構成ＲＡＭビットによって制御されるトランジスタはよ
り低いオン抵抗を有する。結果として、直列に接続する
多数のそのようなトランジスタによって形成されるプロ
グラム可能な相互接続経路において経験される性能の低
下は、より低いオン抵抗のため改良される。
【００１１】この発明の１つの実施例において、電圧Ｖ
ＰＰはリング発振器の制御下でチャージポンプ回路によ
ってオンチップで発生される。それに加えて、電圧ＶＰ
Ｐが予め定められた制限を超えて上昇するとリング発振
器を不能化するために電圧調節回路が設けられる。
【００１２】１つの実施例において、ユーザはプログラ
ム可能な論理装置を電圧ＶＰＰでまたは電圧ＶＰＰなし
で動作させるかどうかを選択することが可能である。電
圧ＶＰＰが不能化されると、プログラム可能な相互接続
経路の構成ＲＡＭビットは電源電圧ＶＤＤで動作する。
高圧／低圧変換器は端子へ電源電圧ＶＤＤを与え、そう
でなければ電圧ＶＰＰを受取る。
【００１３】ＣＭＯＳプロセスの下で実行される１つの
実施例において、構成ＲＡＭビットにおけるＰＭＯＳト
ランジスタおよび論理ブロックにおけるＰＭＯＳトラン
ジスタはＰ−基板によって分離される別々のＮ−ウェル
上に形成される。
【００１４】この発明は以下の詳細な説明および添付の
図面を考慮すればよりよく理解される。
【００１５】
【好ましい実施例の詳細な説明】この発明に従って、電
圧ＶＰＰはプログラム可能な論理装置の構成ＲＡＭビッ
トに与えられ、そのため構成ＲＡＭビットの出力信号に
おける「論理ハイ」電圧レベルは、電源電圧ＶＤＤより
も高い電圧レベルを有する電圧ＶＰＰである。各々の構
成ＲＡＭビットがプログラム可能な相互接続経路におけ
るスイッチトランジスタ素子を制御するため、電圧ＶＰ
Ｐはそのようなスイッチトランジスタのオン抵抗を低減
し、それによってプログラム可能な相互接続経路の性能
の低下を低減する。この発明は図５−図９に関する以下
の説明において例として示される。図面の間での相互参
照を簡略化するために、これらの図面において類似した
構造にはすべて同じ参照番号が与えられている。
【００１６】図５は、外部の高圧電源の必要をなくすた
めに電圧ＶＰＰがＭＯＳチャージポンプによってオンチ
ップで発生されるこの発明の実施例を示している。この
実施例のプログラム可能な論理装置はＣＭＯＳ集積回路
として実現され、２つのモード、ａ）構成またはプログ
ラムモードおよびｂ）動作モードで動作する。構成また
はプログラムモードにおいて、ＣＭＯＳ集積回路は論理
装置と相互接続経路との両方を構成するためのプログラ
ムを受取り論理回路を実現する。このように構成され
て、動作モードの間ＣＭＯＳ集積回路は論理回路の意図
された機能を行なう。
【００１７】構成モードの間、構成ビットはプログラム
可能な論理装置にシフトされプログラム可能な相互接続
経路を構成する。このように構成されたプログラム可能
な相互接続経路は、動作モードの間、プログラム可能な
論理装置の論理ブロックの相互接続を与える電圧ＶＰＰ
は動作モードの間に与えられ、プログラム可能な相互接
続経路のオン抵抗を減少させる。この実施例において、
構成モードの間、構成ＲＡＭビットと論理ブロックとの
両方は電源電圧ＶＤＤで動作し、電圧ＶＰＰは使用され
ない。（ｉ）構成ＲＡＭビットにおける記憶論理値は動
作モードの間変化しないため、および（ｉｉ）論理状態
が変化するときにのみＣＭＯＳ回路において電力が消費
されるため、電圧ＶＰＰを発生する回路から引き出され
る電流の量は最少であることが理解されるであろう。結
果として、この実施例において電圧ＶＰＰを使用するこ
とによって、ＭＯＳチャージポンプを動作させるために
必要なほんの無視できる量しかプログラム可能な装置の
電力消費が増加しない。
【００１８】この実施例において、構成ＲＡＭビットは
プログラム可能なスイッチ素子に組織されるフリップフ
ロップの２５０個の列を含む。フリップフロップの各々
の列は、プログラム可能な論理装置において実現される
ゲートアレイ回路の大きさに依存して８０−４００個の
ビットを記憶する。構成モードの間、プログラム可能な
相互接続経路は、プログラミングの目的専用のシフトレ
ジスタの内容に従って列ごとにプログラムされる。列プ
ログラミングは、実現されるゲートアレイ回路の大きさ
に依存して８０−４００個の構成ビットをプログラム可
能な論理装置の選択されたピンを介してシフトレジスタ
に連続的にシフトすることによって達成される。８０−
４００個の構成ビットのすべてがシフトレジスタにシフ
トされると、これらの構成ビットはプログラム可能なス
イッチ素子と並列にプログラム可能な相互接続経路に与
えられる。構成ＲＡＭビットの２５０個の列のすべてが
プログラムされると、プログラム可能な論理装置は動作
モードに入る。
【００１９】図５に示されているように、インバータ４
０９をインバータ４１０に接続するプログラム可能な相
互接続経路４００は、構成ＲＡＭビット４０５−４０８
によってそれぞれ制御されるスイッチトランジスタ４０
１−４０４を含む。インバータ４０９および４１０は、
同じブロック内のインバータであってもよいし、異なる
論理ブロック内のインバータであってもよい。図５にお
いて、動作モードの間、構成ＲＡＭビット４０５−４０
８の各々には、インバータ４０９および４１０に与えら
れる電源電圧ＶＤＤよりも高い電圧ＶＰＰが与えられ
る。この実施例に使用される電圧ＶＰＰはおおよそ７．
５ボルトであり、プログラム可能な論理装置に与えられ
る外部電源電圧である電源電圧ＶＤＤはおおよそ５ボル
トである。もちろん、これらの電圧は例としてのみ与え
られるものであって、電圧ＶＰＰが電源電圧ＶＤＤより
も高い限り、ＶＰＰおよびＶＤＤ電圧の他の組合せも使
用されることが可能である。
【００２０】電圧ＶＰＰが電源電圧ＶＤＤよりも高いと
き、そのゲート端子で電圧ＶＰＰでバイアスされるスイ
ッチトランジスタのオン抵抗は、そのゲート端子で電圧
ＶＤＤでバイアスされたそのようなスイッチトランジス
タのオン抵抗よりも比較的小さい。これにより、直列に
接続される多数のそのようなＶＰＰバイアスされたスイ
ッチトランジスタを含むプログラム可能な相互接続経路
は総経路抵抗の低減を経験し、それによってプログラム
可能な相互接続経路における信号はより短い立上がりお
よび立下がり時間を有することができるであろう。結果
として、電圧ＶＰＰがスイッチトランジスタのゲート端
子を制御するために構成ＲＡＭビットに供給された状態
で、プログラム可能な相互接続経路におけるスイッチト
ランジスタの数による性能の低下は低減される。
【００２１】スイッチトランジスタにおけるオン抵抗の
この低減はより短いチャネル長またはより広いチャネル
幅を必要とせずに達成されるので、回路密度、製造歩留
りおよびコストのどれも、このより高度な回路の性能を
達成するためにトレードオフされない。
【００２２】Ｎ−基板およびＰ−ウェルが使用されるＣ
ＭＯＳプロセス、たとえば図４に関して先に議論した回
路の製造工程においてもし上述の集積回路が実現されれ
ば、論理ブロックのＰＭＯＳトランジスタ（たとえばイ
ンバータ４０９および４１０のトランジスタ）および構
成ＲＡＭビット（たとえば構成ＲＡＭビット４０５−４
０９）におけるＰＭＯＳトランジスタは同じ接続された
Ｎ−基板を共有することができないことが理解されるで
あろう。この非両立性の理由は、図４の先行技術のＰＭ
ＯＳトランジスタ３０１ｃおよび３０４ｂを調べること
によってわかる。図４において、もしＰＭＯＳトランジ
スタ３０１ｃ（それは構成ＲＡＭビット３０１のＰＭＯ
Ｓトランジスタである）のソース端子がＶＰＰ電圧にバ
イアスされれば、トランジスタ３０１ｃのソース端子と
Ｎ−基板との間で順方向にバイアスされる接合が形成さ
れ、それは基板コンタクト３０５によってより低い電圧
ＶＤＤにバイアスされる。
【００２３】したがって、先に議論した順方向にバイア
スされる接合による短絡を回避するため、この実施例は
Ｐ−基板を使用しかつプログラム可能な相互接続経路お
よび論理回路ブロックのＰＭＯＳトランジスタに対して
別々のＮ−ウェルを与える。この試みの有効性を示すた
めに、図６はこの実施例においてプログラム可能な相互
接続経路５００の１つの接続点における装置を示してい
る。
【００２４】図６に示されているように、構成ＲＡＭビ
ット５０１はＰＭＯＳトランジスタ５０１ｃおよび５０
１ｄ、ＮＭＯＳトランジスタ５０１ａおよび５０１ｂな
らびに可能化信号ＥＮＡによって制御されるトランスフ
ァゲート５０１ｅを含む。構成ＲＡＭビット５０１の出
力信号は、プログラム可能な相互接続経路５００の１つ
の接続点におけるスイッチトランジスタであるスイッチ
トランジスタ５０２のゲート端子を制御する。図６には
また、論理回路ブロックのインバータ５０３が示されて
いる。インバータ５０３は、ＰＭＯＳトランジスタ５０
３ｂおよびＮＭＯＳトランジスタ５０３ａを含む。図６
において、ＰＭＯＳトランジスタ５０１ｃおよび５０１
ｄは、電圧ＶＰＰにバイアスされるＮ−ウェル５１４内
に形成される。電源電圧ＶＤＤにバイアスされかつＮ−
ウェル５１４から分離されるＮ−ウェル５１５は、イン
バータ５０３のＰＭＯＳトランジスタ５０３ｂを囲む。
Ｎ−ウェル５１４およびＮ−ウェル５１５はＰ−基板５
１０によって分離されかつＰ−基板５１０は接地電圧に
バイアスされるため、Ｎ−ウェル５１４（電圧ＶＰＰで
バイアスされる）とＮ−ウェル５１５（電圧ＶＤＤでバ
イアスされる）との間で順方向にバイアスされる接合は
形成されることができない。
【００２５】図７は、プログラム可能な相互接続経路５
００の図６の接続点の実現化例の理想断面図であり、基
板６０５において構成ＲＡＭビット５０１のＰＭＯＳト
ランジスタ５０１ｄとインバータ５０３のＰＭＯＳトラ
ンジスタ５０３ｂとをそれぞれ囲むＮ−ウェル５１４お
よび５１５を示している。図７に示されているように、
ＲＡＭ構成ビット５０１のＰＭＯＳトランジスタ５０１
ｄを囲むＮ−ウェル５１４はコンタクト６０４で電圧Ｖ
ＰＰにバイアスされる。Ｎ−ウェル５１４から分離され
かつ論理ブロックのインバータ５０３のＰＭＯＳトラン
ジスタ５０３ｂを囲み、Ｎ−ウェル５１５はコンタクト
６０３を介して電源電圧ＶＤＤにバイアスされる。この
実施例において、Ｎ領域６０５およびＰ領域６０６は環
状の二重ガードバンド構造を形成していかなる強い局部
電界の望ましくない影響も最小限にする。
【００２６】この実施例の電圧ＶＰＰは電源電圧ＶＤＤ
を使用してオンチップに発生される。この実施例におけ
る電圧ＶＰＰを発生および調節するための適切な回路７
００は図８および図９に示されている。図８および図９
に示されているように、ＮＯＲゲート７０２によって可
能化されて、リング発振器７０１は電圧パルスをチャー
ジポンプ回路７０３に与える。チャージポンプ回路７０
３において、リング発振器７０１から受取られる電圧パ
ルスはＭＯＳコンデンサ７０４ａおよび７０４ｂに与え
られリード７１０上で電圧ＶＰＰを発生する。
【００２７】この実施例において、電圧調節器回路７０
５は、リード７１１上に与えられた信号によって、発生
された電圧ＶＰＰを調節してＮＯＲゲート７０２を介し
て代替的にリング発振器７０１を可能化または不能化す
る。電圧調節器回路７０５は、電圧ＶＰＰの最大電圧レ
ベルを、おおよそ電源電圧ＶＤＤ＋トランジスタ７１４
および７１５のしきい値電圧の和に制限する。この実施
例において、電源電圧ＶＤＤはおおよそ５ボルトであ
り、トランジスタ７１４および７１５のしきい値電圧
は、電圧ＶＰＰの最大電圧レベルがおおよそ７．５ボル
トであるように設定される。
【００２８】電圧ＶＰＰが目標最大電圧レベルを超える
とき、電圧調節器回路７０５はリード７１１上の電圧を
論理ハイに設定し、それによってリング発振器７０１に
おける発振を不能化し、ひいてはチャージポンプ回路７
０３を不能化する。リング発振器７０１、ゆえにチャー
ジポンプ回路７０３は、電圧ＶＰＰが目標最大電圧レベ
ルよりも下に下がると再可能化される。プログラム可能
な論理装置の信頼性は、電圧ＶＰＰによって達成される
最大電圧レベルを制限することによって高められる。
【００２９】この実施例においては、ユーザの選択で電
圧ＶＰＰをオフにすることができる。電圧ＶＰＰがオフ
にされると、電圧ＶＰＰの代わりに電源電圧ＶＤＤが構
成ＲＡＭビットに対する動作電圧として与えられる。電
圧ＶＰＰと電源電圧ＶＤＤとの間での動作電圧の切換え
のためのメカニズムは、論理回路７０７によって制御さ
れる高圧／低圧変換器７０６によって提供される。
【００３０】上述のユーザの選択（信号ＵＳＥＰＵＭＰ
Ｂによって示される）に加えて、論理回路７０７は、プ
ログラム可能な装置が構成モード（信号ＢＬＡＤＤによ
って示される）であるとき、電力ダウン（信号ＰＤＮＢ
ＰＡＤによって示される）の間およびシステム初期化
（信号ＰＯＲＢによって示される）の間を含む様々な他
の予め定められた状態の下で電圧ＶＰＰをオフにする。
【００３１】図８および図９に示されているように、リ
ング発振器７０１、チャージポンプ回路７０３、電圧調
節器回路７０５、高圧／低圧変換器７０６および論理回
路７０７は当業者に既知である従来の回路である。もち
ろん、これらの従来の回路はたとえばこの発明の１つの
実施例を示すためだけに与えられる。これらの従来の回
路の各々は同等の機能を与えるいかなる適切な回路によ
っても置換えられることができる。
【００３２】詳細な説明は議論した特定の実施例を示す
ために上に与えられたものであって、この発明を制限す
るものではない。この発明の範囲内での多くの修正およ
び変更が可能である。たとえば、電圧ＶＰＰをオンチッ
プで発生するよりもむしろ電圧ＶＰＰを外部の電源電圧
から与えることはこの発明の範囲内のものである。この
発明は前掲の特許請求の範囲によって規定される。
【図面の簡単な説明】
【図１】プログラム可能なスイッチ素子１０４を介して
ライン１０３ａ−ｄによって相互接続される論理ブロッ
ク１０１および１０２を有するプログラム可能な装置１
００を示す図である。
【図２】コンデンサ２０５−２０８によって表わされる
寄生容量を有する可能化されたトランジスタ２０１−２
０４によって形成されるプログラム可能な相互接続経路
２００を示す図である。
【図３】論理回路ブロックにおいて同じＮ−基板３２０
を共有する構成ＲＡＭビット３０１のＰＭＯＳトランジ
スタ３０１ｃおよび３０１ｄならびにインバータ３０４
のＰＭＯＳトランジスタ３０４ｂを含み、プログラム可
能な相互接続経路３００の１つの接続点における例示的
な装置を示す図である。
【図４】インバータ３０４と構成ＲＡＭビット３０１の
ＰＭＯＳトランジスタ３０１ｃとを示すプログラム可能
な相互接続経路３００の図３の接続点の１つの実現化例
の理想断面図である。
【図５】構成ＲＡＭビット４０５−４０８およびトラン
ジスタ４０１−４０４を含み、構成ＲＡＭビット４０５
−４０８の各々はこの発明に従って電圧ＶＰＰを受取
る、プログラム可能な相互接続経路４００の例示的な装
置を示す図である。
【図６】構成ＲＡＭ５０１のＰＭＯＳトランジスタ５０
１ｃおよび５０１ｄならびにインバータ５０３のＰＭＯ
Ｓトランジスタ５０３ｂを含み、ＰＭＯＳトランジスタ
５０１ｃおよび５０１ｄならびにＰＭＯＳトランジスタ
５０３ｂはこの発明に従って別々のＮ−ウェル５１４お
よび５１５に設けられる、プログラム可能な相互接続経
路５００の１つの接続点の１つの実現化例を示す図であ
る。
【図７】電圧ＶＰＰおよび電源電圧ＶＤＤによってそれ
ぞれバイアスされるＮ−ウェル５１４および５１５を示
し、Ｎ−ウェル５１４は構成ＲＡＭセル５０１において
ＰＭＯＳトランジスタ５０１ｃおよび５０１ｄを囲み、
かつＮ−ウェル５１５は論理回路ブロックにおいてイン
バータ５０３のＰＭＯＳトランジスタ５０３ｂを囲む、
プログラム可能な相互接続経路５００の図６の接続点の
１つの実現化例の理想断面図である。
【図８】この発明に従った、プログラム可能な論理装置
において電圧ＶＰＰを与えるための回路７００の一部を
示す概略図である。
【図９】図８の二点鎖線に続き、この発明に従った、プ
ログラム可能な論理装置において電圧ＶＰＰを与えるた
めの回路７００の残りの部分を示す概略図である。
【符号の説明】
４００ プログラム可能な相互接続経路 ４０１ スイッチトランジスタ ４０２ スイッチトランジスタ ４０３ スイッチトランジスタ ４０４ スイッチトランジスタ ４０５ 構成ＲＡＭビット ４０６ 構成ＲＡＭビット ４０７ 構成ＲＡＭビット ４０８ 構成ＲＡＭビット ４０９ インバータ ４１０ インバータ
フロントページの続き (72)発明者 マーク・ダブリュ・クネッチ アメリカ合衆国、95088 カリフォルニア 州、キャンプベル、マリアンナ・ウェイ、 151

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧を受取る集積回路において、論
    理回路の間にプログラム可能な相互接続経路を設けるた
    めの装置であって、 その各々が制御電圧を受取りかつ第１および第２の端子
    を有する、前記プログラム可能な相互接続経路を形成す
    るための複数のスイッチ手段を含み、前記スイッチ手段
    は前記制御電圧がより高い電圧状態であるかまたは低い
    電圧状態であるかに応じて前記第１および第２の端子が
    短絡されかつ開かれるようにし、さらに、各々のスイッ
    チ手段に対して、 前記制御電圧を蓄えるための手段を含み、前記制御電圧
    が前記高圧状態であるとき、前記蓄えるための手段は前
    記電源電圧よりも高い電圧レベルで前記制御電圧を与え
    る、装置。
  2. 【請求項２】 前記集積回路上に前記高圧状態の電圧レ
    ベルを発生するための手段をさらに含む、請求項１に記
    載の装置。
  3. 【請求項３】 前記高圧状態の電圧レベルを発生するた
    めの前記手段が、 電圧パルスを与える発振器と、 前記電圧パルスを受取り、複数のＭＯＳコンデンサでチ
    ャージポンプを駆動するための手段とを含む、請求項２
    に記載の装置。
  4. 【請求項４】 前記高圧状態の前記電圧レベルを調節す
    るための手段をさらに含み、前記電圧調節手段は前記電
    圧レベルを前記電源電圧より上の予め定められた値に制
    限する、請求項２に記載の装置。
  5. 【請求項５】 前記より高い電圧レベルを不能化するた
    めの手段をさらに含み、前記より高い電圧レベルを不能
    化するための前記手段は、活性化されると、前記制御電
    圧が前記電源電圧と同じ電圧レベルで与えられるように
    する、請求項１に記載の装置。
  6. 【請求項６】 電源電圧を受取る集積回路において、論
    理回路の間にプログラム可能な相互接続経路を設けるた
    めの方法であって、 その各々が制御電圧を受取りかつ第１および第２の端子
    を有する複数のスイッチ手段を使用して前記プログラム
    可能な相互接続経路を形成するステップを含み、前記ス
    イッチ手段は前記制御電圧がより高圧状態にあるかまた
    は低圧状態にあるかに応じて前記第１および第２の端子
    が短絡されかつ開かれるようにし、さらに、各々のスイ
    ッチ手段に対して、 前記制御電圧が前記高圧状態であるとき前記制御電圧が
    前記電源電圧よりも高い電圧レベルであるように前記制
    御電圧を与えるステップを含む、方法。
  7. 【請求項７】 前記集積回路上に前記高圧状態の電圧レ
    ベルを発生するステップをさらに含む、請求項６に記載
    の方法。
  8. 【請求項８】 前記高圧状態の電圧レベルを発生する前
    記ステップが、 発振電圧パルスを与えるステップと、 前記電圧パルスを受取り複数のＭＯＳコンデンサにおい
    てチャージポンプを駆動するステップとを含む、請求項
    ６に記載の方法。
  9. 【請求項９】 前記高圧状態の前記電圧レベルを調節す
    るステップをさらに含み、前記調節するステップは前記
    電圧レベルを前記電源電圧よりも上の予め定められた値
    に制限する、請求項７に記載の方法。
  10. 【請求項１０】 前記電源電圧と同じ電圧レベルになる
    ように前記制御信号を選択することを可能にするため
    に、選択信号に従って前記より高い電圧レベルを不能化
    するステップをさらに含む、請求項６に記載の方法。
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NL8800287A (nl) * 1988-02-08 1989-09-01 Philips Nv Geheugenschakeling met een uitwisbaar programmeerbaar geheugen, generator voor het opwekken van een programmeerspanning voor het geheugen, spanningsregelaar en flankregelaar, beide geschikt voor toepassing in de generator, en een diode-element.
JPH0654873B2 (ja) * 1989-09-04 1994-07-20 株式会社東芝 プログラマブル型論理装置

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