JPH06104287A - Formation of gate electrode - Google Patents
Formation of gate electrodeInfo
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- JPH06104287A JPH06104287A JP27815692A JP27815692A JPH06104287A JP H06104287 A JPH06104287 A JP H06104287A JP 27815692 A JP27815692 A JP 27815692A JP 27815692 A JP27815692 A JP 27815692A JP H06104287 A JPH06104287 A JP H06104287A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ゲート電極の形成方法
に関する。具体的にいうと、本発明は、電界効果トラン
ジスタにおけるゲート電極の形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode. Specifically, the present invention relates to a method of forming a gate electrode in a field effect transistor.
【0002】[0002]
【背景技術】従来より、GaAs−MESFETの高性
能化を図るため、ゲート長が0.2μmで且つゲート抵
抗が小さいマッシュルーム型のゲート電極が実用化され
ている。BACKGROUND ART A mushroom type gate electrode having a gate length of 0.2 μm and a small gate resistance has been put into practical use in order to improve the performance of GaAs-MESFETs.
【0003】図3(a)ないし(d)に従来のゲート電
極の形成方法を示す。このゲート電極の形成方法にあっ
ては、図3(a)に示すように、半導体基板31上に低
感度の第一のフォトレジスト膜32及び高感度の第二の
フォトレジスト膜33を順に積層した後、電子ビーム露
光装置を用いてゲート電極形成領域の中央の幅d(例え
ば、0.2μm)の領域に強い電子ビーム(E.B.)を走
査することによって、第一及び第二のフォトレジスト膜
32,33の幅dの部分を露光させる。次いで、ゲート
電極形成領域の全幅D(例えば、0.5μm)にわたっ
て弱い電子ビームを走査して第二のフォトレジスト膜3
3のみを幅Dにわたって露光させる。FIGS. 3A to 3D show a conventional method of forming a gate electrode. In this gate electrode forming method, as shown in FIG. 3A, a low-sensitivity first photoresist film 32 and a high-sensitivity second photoresist film 33 are sequentially laminated on a semiconductor substrate 31. After that, a strong electron beam (EB) is scanned in the central region of the gate electrode formation region having a width d (for example, 0.2 μm) by using an electron beam exposure apparatus. The portions 32 and 33 having the width d are exposed. Then, a weak electron beam is scanned over the entire width D (for example, 0.5 μm) of the gate electrode formation region to form the second photoresist film 3
Only 3 is exposed over the width D.
【0004】次に、これを現像して、露光させた部分の
フォトレジスト膜32,33を除去すると、図3(b)
に示すように、フォトレジスト膜32,33にゲートパ
ターン34が開口する。リセスエッチングを施した後、
ゲート金属35を表面全体に蒸着すると、図3(c)に
示すように、ゲートパターン34内には下部の幅d、上
部の幅Dのマッシュルーム型ゲート電極35aが形成さ
れる。最後に、不要となったレジスト膜32,33等を
リフトオフしてマッシュルーム型ゲート電極35aを完
成する〔図3(d)〕。Next, this is developed and the photoresist films 32 and 33 in the exposed portions are removed. As shown in FIG.
As shown in, the gate pattern 34 is opened in the photoresist films 32 and 33. After performing recess etching,
When the gate metal 35 is vapor-deposited on the entire surface, a mushroom type gate electrode 35a having a lower width d and an upper width D is formed in the gate pattern 34, as shown in FIG. Finally, the unnecessary resist films 32 and 33 are lifted off to complete the mushroom type gate electrode 35a [FIG. 3 (d)].
【0005】[0005]
【発明が解決しようとする課題】しかしながら、従来の
ゲート電極の形成方法にあっては、露光する領域全体に
電子ビームを走査してフォトレジスト膜32,33を露
光するので、解像力が良い反面、スループットが悪く、
また、電子ビーム露光装置は装置コストが高くつくとい
う問題があった。However, in the conventional method of forming the gate electrode, the photoresist film 32, 33 is exposed by scanning the electron beam over the entire exposed area, but the resolution is good, but Poor throughput,
Further, the electron beam exposure apparatus has a problem that the apparatus cost is high.
【0006】通常のフォトリソグラフィー法によれば、
装置コストを下げ、スループットを向上させることがで
きるが、露光に使用する紫外線の波長が電子ビームの波
長よりも長いため、解像力が悪く、ゲート長が0.5μ
m以下のゲート電極を形成することが困難である。According to the usual photolithography method,
Although the equipment cost can be reduced and the throughput can be improved, the resolution is poor and the gate length is 0.5μ because the wavelength of the ultraviolet light used for exposure is longer than the wavelength of the electron beam.
It is difficult to form a gate electrode of m or less.
【0007】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、ゲート長
を0.5μm以下のゲート電極を安価な装置で、且つス
ループット良く形成することができるゲート電極の形成
方法を提供することにある。The present invention has been made in view of the drawbacks of the above conventional examples, and an object thereof is to form a gate electrode having a gate length of 0.5 μm or less with an inexpensive device and at a high throughput. It is to provide a method of forming a gate electrode that can be formed.
【0008】[0008]
【課題を解決するための手段】本発明のゲート電極の形
成方法は、半導体基板上に少なくともゲート電極形成領
域近傍が可溶性となった第一のフォトレジスト膜、スペ
ーサー層及び第二のフォトレジスト膜を積層する工程
と、フォトリソグラフィー法によって当該第二のフォト
レジスト膜に第一のゲートパターンを開口し、前記スペ
ーサー層をエッチングして当該開口の下方に空間を形成
する工程と、当該第二のフォトレジスト膜をマスクとし
て前記第一のフォトレジスト膜に異方性プラズマを斜め
に照射することによって当該第一のフォトレジスト膜の
プラズマ照射領域を現像液に対して不溶化させる工程
と、当該第一のフォトレジスト膜の可溶領域を除去して
当該第一のフォトレジスト膜に第二のゲートパターンを
開口し、当該第二のゲートパターンを通して半導体基板
の表面にゲート金属を蒸着させることによってゲート電
極を形成する工程とを備えたことを特徴としている。A method of forming a gate electrode according to the present invention comprises a first photoresist film, a spacer layer and a second photoresist film, which are soluble on at least a gate electrode formation region on a semiconductor substrate. And a step of forming a first gate pattern in the second photoresist film by a photolithography method, etching the spacer layer to form a space below the opening, and A step of insolubilizing a plasma irradiation region of the first photoresist film with a developing solution by obliquely irradiating the first photoresist film with anisotropic plasma using the photoresist film as a mask; The soluble region of the second photoresist film is removed, a second gate pattern is opened in the first photoresist film, and the second gate pattern is opened. It is characterized by comprising a step of forming a gate electrode by depositing a gate metal on the surface of the semiconductor substrate through preparative pattern.
【0009】[0009]
【作用】本発明のゲート電極の形成方法にあっては、フ
ォトリソグラフィー法によって第一のゲートパターンを
開口された第二のフォトレジスト膜をマスクとして異方
性プラズマを斜めに照射することによって、第一のフォ
トレジスト膜の可溶領域の一部を不溶化させるので、第
一のフォトレジスト膜に第一のゲートパターンよりも幅
の小さい可溶領域すなわち第二のゲートパターンを形成
することができる。したがって、フォトリソグラフィー
法の下限である0.5μm以下の例えば0.2μm程度の
第二のゲートパターンを開口することができ、ひいては
ゲート長が0.2μm程度のゲート電極を形成すること
ができる。In the method of forming a gate electrode of the present invention, anisotropic plasma is obliquely irradiated by using a second photoresist film having a first gate pattern opened by a photolithography method as a mask. Since a part of the soluble region of the first photoresist film is insolubilized, a soluble region having a width smaller than that of the first gate pattern, that is, the second gate pattern can be formed in the first photoresist film. . Therefore, a second gate pattern having a lower limit of 0.5 μm or less, for example, about 0.2 μm in the photolithography method can be opened, and a gate electrode having a gate length of about 0.2 μm can be formed.
【0010】また、ここで利用するフォトリソグラフィ
ー法においては、従来例のように高価な電子ビーム露光
装置を使用することなく、安価な紫外線露光装置を使用
するので、装置コストを低減させることができる。ま
た、従来例のように露光する領域に電子ビームを走査す
るのではなく、マスクを介して紫外線を一括照射して露
光するので、スループットを向上させることができる。Further, in the photolithography method used here, an inexpensive ultraviolet exposure apparatus is used without using an expensive electron beam exposure apparatus as in the conventional example, so that the apparatus cost can be reduced. . Further, instead of scanning the area to be exposed with the electron beam as in the conventional example, the ultraviolet rays are collectively radiated through the mask to perform the exposure, so that the throughput can be improved.
【0011】[0011]
【実施例】図1(a)(b)(c)(d)(e)及び図
2に本発明の一実施例によるゲート電極の形成方法を示
す。このゲート電極の形成方法にあっては、まず、図1
(a)に示すように、半導体基板1(例えば、GaAs
基板)上にポジ型の第一のフォトレジスト膜2を形成し
た後、スパッタ法や低温CVD法によってSiO X膜や
SiNX膜のような絶縁膜(スペーサー層)3を形成
し、さらにポジ型の第二のフォトレジスト膜4を形成す
る。ここで、第一のフォトレジスト膜2は第二のフォト
レジスト膜4よりも高感度のものを使用する。EXAMPLE FIG. 1 (a) (b) (c) (d) (e) and FIG.
2 shows a method of forming a gate electrode according to an embodiment of the present invention.
You In the method of forming the gate electrode, first, as shown in FIG.
As shown in (a), the semiconductor substrate 1 (for example, GaAs
Forming a positive type first photoresist film 2 on the substrate)
And then SiO 2 by sputtering or low temperature CVD X membrane or
SiNXForm an insulating film (spacer layer) 3 such as a film
Then, a positive type second photoresist film 4 is formed.
It Here, the first photoresist film 2 is the second photoresist film.
A resist film having a higher sensitivity than the resist film 4 is used.
【0012】なお、第一のフォトレジスト膜2の膜厚T
1により後述するゲート電極7の下部の高さが決まるの
で、所定の値(例えば、T1=2000Å)に設定す
る。また、絶縁膜3の膜厚T2及び第二のフォトレジス
ト膜4の膜厚T3は後述するゲート電極7のゲート長d
に関係するので所定の値(例えば、T2=4000Å,
T3=3000Å)に設定する。The thickness T of the first photoresist film 2
Since the height of the lower portion of the gate electrode 7 described later is determined by 1 , the value is set to a predetermined value (for example, T 1 = 2000Å). The thickness T 2 and the thickness T 3 of the second photoresist film 4 of insulating film 3 is a gate length d of the gate electrode 7 to be described later
A predetermined value (for example, T 2 = 4000Å,
It is set to T 3 = 3000Å).
【0013】次いで、幅Dの開口を有するフォトマスク
で表面を覆い、半導体基板1のゲート電極形成領域に紫
外線を照射することによって、第一及び第二のフォトレ
ジスト膜2,4を露光し、これを現像して第二のフォト
レジスト膜4に幅Dの上層のゲートパターン4aを開口
する。このとき、第一のフォトレジスト膜2の紫外線を
照射された幅Dの領域2aは現像液に可溶性に変性して
いるものの、絶縁膜3で覆われているため現像によって
除去されない。なお、上層のゲートパターン4aの開口
幅Dは、例えば紫外線を使用したフォトリソグラフィー
法で再現性良く形成できる下限の0.5μmとする。Then, the surface is covered with a photomask having an opening having a width D, and the gate electrode formation region of the semiconductor substrate 1 is irradiated with ultraviolet rays to expose the first and second photoresist films 2 and 4, This is developed to open a gate pattern 4a in the upper layer of the width D in the second photoresist film 4. At this time, the region 2a of the width D of the first photoresist film 2 which is irradiated with ultraviolet rays has been modified to be soluble in the developing solution, but is not removed by the development because it is covered with the insulating film 3. The opening width D of the gate pattern 4a in the upper layer is set to 0.5 μm which is the lower limit that can be formed with good reproducibility by a photolithography method using ultraviolet rays, for example.
【0014】次に、上層のゲートパターン4aを通して
例えばウェットエッチング法による等方性エッチングを
施し、図1(b)に示すように、上層のゲートパターン
4aの下方及びその近傍の絶縁膜3をエッチング除去
し、空間3aを形成する。Next, isotropic etching is performed, for example, by a wet etching method through the upper layer gate pattern 4a, and as shown in FIG. 1B, the insulating film 3 below and near the upper layer gate pattern 4a is etched. It is removed and the space 3a is formed.
【0015】次に、図1(c)及び図2に示すように、
例えば平行平板電極を備えたリアクティブイオンエッチ
ング装置内において半導体基板1を電極に一定角度θ
(例えば、25度)傾けてセットし、低圧の弗化炭素
(CF4)ガスを導入して放電させ、異方性のCF4プラ
ズマを照射する。CF4プラズマは、表面にある第二の
フォトレジスト膜4は勿論、上層のゲートパターン4a
を通して第一のフォトレジスト膜2にも照射され、CF
4プラズマを照射された第二のフォトレジスト膜4全体
と第一のフォトレジスト膜2の一部の領域2bは変性し
て現像液に不溶性となる。Next, as shown in FIGS. 1 (c) and 2,
For example, in a reactive ion etching apparatus equipped with parallel plate electrodes, the semiconductor substrate 1 is used as an electrode at a constant angle θ.
It is set at an angle (for example, 25 degrees), low-pressure carbon fluoride (CF 4 ) gas is introduced to cause discharge, and anisotropic CF 4 plasma is irradiated. The CF 4 plasma is used not only for the second photoresist film 4 on the surface but also for the upper gate pattern 4a.
Through the first photoresist film 2 through CF
4 The entire second photoresist film 4 irradiated with plasma and the partial region 2b of the first photoresist film 2 are denatured and become insoluble in the developing solution.
【0016】このとき、もし半導体基板1を傾けずにC
F4プラズマを垂直に照射すれば、上層のゲートパター
ン4aを通して第一のフォトレジスト膜2の可溶性とな
った領域2aの全幅DにわたってCF4プラズマが照射
されるが、CF4プラズマを上層のゲートパターン4a
から斜めに照射するので、第一のフォトレジスト膜2の
可溶性となった領域2aについては図2に示す幅dp=
D−(T2+T3)tanθの領域にのみCF4プラズマが照
射され、不溶化される。ここで、角度θは、この幅dp
が0以上でD/2以下になるように設定しておく。At this time, if the semiconductor substrate 1 is not tilted, C
When the F 4 plasma is vertically irradiated, the CF 4 plasma is irradiated through the upper gate pattern 4a over the entire width D of the soluble region 2a of the first photoresist film 2. However, the CF 4 plasma is irradiated by the upper gate. Pattern 4a
Since the irradiation is performed obliquely from the first photoresist film 2, the soluble region 2a of the first photoresist film 2 has a width d p =
CF 4 plasma is applied only to the region of D- (T 2 + T 3 ) tan θ to insolubilize it. Here, the angle θ is the width d p
Is set to 0 or more and D / 2 or less.
【0017】次に、半導体基板1を同じ角度θだけ逆に
傾けてセットし、同様にして異方性のCF4プラズマを
照射する。これにより、第一のフォトレジスト膜2の可
溶性の領域2aの両端の幅dpの部分がそれぞれ不溶性
となり、中央の幅d=D−2dpの部分は可溶性のまま
残る。この幅dはCF4プラズマを照射する角度θを適
当な範囲で変えることにより、0からDの間で自由に変
えることができる。なお、後述するマッシュルーム型ゲ
ート電極7のゲート長はこの幅dで決まるので、所定の
幅(例えば、0.2μm)に設定する。Next, the semiconductor substrate 1 is set to be tilted by the same angle θ in the opposite direction, and anisotropic CF 4 plasma is similarly irradiated. As a result, the portions of the width d p at both ends of the soluble region 2a of the first photoresist film 2 become insoluble, and the central portion of the width d = D−2d p remains soluble. This width d can be freely changed from 0 to D by changing the angle θ of CF 4 plasma irradiation within an appropriate range. Since the gate length of the mushroom type gate electrode 7 described later is determined by this width d, it is set to a predetermined width (for example, 0.2 μm).
【0018】しかして、これを現像すると現像液に可溶
性の領域2aは除去されて、図1(d)に示すように、
第一のフォトレジスト膜2に開口幅dの下層のゲートパ
ターン5が開口される。この後、ウエットエッチングを
施して下層のゲートパターン5から露出した半導体基板
1の表面をごく薄くエッチング除去し、リセス領域6を
形成する。However, when this is developed, the region 2a soluble in the developing solution is removed, and as shown in FIG. 1 (d),
The gate pattern 5 below the opening width d is opened in the first photoresist film 2. After that, wet etching is performed to very thinly remove the surface of the semiconductor substrate 1 exposed from the lower gate pattern 5 to form a recess region 6.
【0019】最後に、上層及び下層のゲートパターン4
a,5を通してゲート金属(例えば、Ti/Pt/A
u)を例えば真空蒸着法によって蒸着し、不要となった
フォトレジスト膜2,4等を除去し、リフトオフ法によ
って上部の幅D、下部の幅d、下部の高さ略T1のマッ
シュルーム型ゲート電極7を完成する〔図1(e)〕。Finally, the upper and lower gate patterns 4
Gate metal (eg Ti / Pt / A) through a and 5
u) is vapor-deposited by, for example, a vacuum vapor deposition method to remove unnecessary photoresist films 2 and 4 and the like, and a mushroom gate having a width D of the upper portion, a width d of the lower portion, and a height T 1 of the lower portion by the lift-off method. The electrode 7 is completed [FIG. 1 (e)].
【0020】[0020]
【発明の効果】本発明のゲート電極の形成方法によれ
ば、フォトリソグラフィー法により開口可能なゲートパ
ターンよりも狭い開口幅(例えば、0.2μm程度)の
ゲートパターンを開口することができ、例えばゲート長
が0.2μm程度のゲート電極を形成することができ
る。According to the method of forming a gate electrode of the present invention, it is possible to open a gate pattern having an opening width (for example, about 0.2 μm) narrower than that of a gate pattern which can be opened by photolithography. A gate electrode having a gate length of about 0.2 μm can be formed.
【0021】また、従来例のように高価な電子ビーム露
光装置を使用せず、安価な紫外線露光装置を使用するの
で、装置コストを低減させることができる。Further, unlike the conventional example, an expensive electron beam exposure apparatus is not used, but an inexpensive ultraviolet exposure apparatus is used, so that the apparatus cost can be reduced.
【0022】また、従来例のように露光領域に電子ビー
ムを走査するのではなく、紫外線を一括照射するので、
スループットを向上させることができる。Since the exposure area is not scanned with an electron beam as in the conventional example, but is irradiated with ultraviolet rays all at once,
Throughput can be improved.
【0023】また、ゲート長は第一のゲートパターンの
開口幅と第二のフォトレジスト膜及び絶縁膜の膜厚とプ
ラズマを照射する角度で決まるので、ウェハ全体に均一
に形成することができる。Since the gate length is determined by the opening width of the first gate pattern, the film thickness of the second photoresist film and the insulating film, and the angle of plasma irradiation, the gate length can be uniformly formed on the entire wafer.
【0024】また、ゲートパターンの開口は現像液で行
うため、半導体基板へのダメージも無いという利点もあ
る。Further, since the opening of the gate pattern is formed by the developing solution, there is an advantage that the semiconductor substrate is not damaged.
【図1】(a)(b)(c)(d)(e)は本発明の一
実施例によるゲート電極の形成方法を示す断面図であ
る。1A, 1B, 1C, 1D, and 1E are cross-sectional views showing a method of forming a gate electrode according to an embodiment of the present invention.
【図2】同上のプラズマ処理工程を示す断面図である。FIG. 2 is a cross-sectional view showing a plasma processing step of the same.
【図3】(a)(b)(c)(d)は従来例によるゲー
ト電極の形成方法を示す断面図である。3A, 3B, 3C, and 3D are cross-sectional views showing a method of forming a gate electrode according to a conventional example.
1 半導体基板 2 第一のフォトレジスト膜 2a 可溶性の領域 2b 不溶性の領域 3 絶縁膜(スペーサー層) 4 第二のフォトレジスト膜 4a 上層のゲートパターン 5 下層のゲートパターン 7 マッシュルーム型ゲート電極 1 semiconductor substrate 2 first photoresist film 2a soluble region 2b insoluble region 3 insulating film (spacer layer) 4 second photoresist film 4a upper layer gate pattern 5 lower layer gate pattern 7 mushroom type gate electrode
Claims (1)
成領域近傍が可溶性となった第一のフォトレジスト膜、
スペーサー層及び第二のフォトレジスト膜を積層する工
程と、 フォトリソグラフィー法によって当該第二のフォトレジ
スト膜に第一のゲートパターンを開口し、前記スペーサ
ー層をエッチングして当該開口の下方に空間を形成する
工程と、 当該第二のフォトレジスト膜をマスクとして前記第一の
フォトレジスト膜に異方性プラズマを斜めに照射するこ
とによって当該第一のフォトレジスト膜のプラズマ照射
領域を現像液に対して不溶化させる工程と、 当該第一のフォトレジスト膜の可溶領域を除去して当該
第一のフォトレジスト膜に第二のゲートパターンを開口
し、当該第二のゲートパターンを通して半導体基板の表
面にゲート金属を蒸着させることによってゲート電極を
形成する工程とを備えたことを特徴とするゲート電極の
形成方法。1. A first photoresist film in which at least the vicinity of a gate electrode formation region is soluble on a semiconductor substrate,
Stacking a spacer layer and a second photoresist film, and opening a first gate pattern in the second photoresist film by a photolithography method, and etching the spacer layer to form a space below the opening. Forming step, and by irradiating the first photoresist film with anisotropic plasma obliquely using the second photoresist film as a mask, the plasma irradiation region of the first photoresist film is exposed to the developing solution. And insolubilizing the first photoresist film by removing the soluble region of the first photoresist film to open a second gate pattern in the first photoresist film, and through the second gate pattern to the surface of the semiconductor substrate. Forming a gate electrode by depositing a gate metal.
Priority Applications (1)
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---|---|---|---|
JP27815692A JP3146685B2 (en) | 1992-09-22 | 1992-09-22 | Method of forming gate electrode |
Applications Claiming Priority (1)
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JP27815692A JP3146685B2 (en) | 1992-09-22 | 1992-09-22 | Method of forming gate electrode |
Publications (2)
Publication Number | Publication Date |
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JPH06104287A true JPH06104287A (en) | 1994-04-15 |
JP3146685B2 JP3146685B2 (en) | 2001-03-19 |
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ID=17593372
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Application Number | Title | Priority Date | Filing Date |
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JP27815692A Expired - Fee Related JP3146685B2 (en) | 1992-09-22 | 1992-09-22 | Method of forming gate electrode |
Country Status (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0713247A2 (en) | 1994-11-18 | 1996-05-22 | Honda Giken Kogyo Kabushiki Kaisha | Method of fabricating semiconductor device and method of fabricating high-frequency semiconductor device |
Families Citing this family (1)
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---|---|---|---|---|
KR101898950B1 (en) | 2018-07-26 | 2018-10-31 | 정선화 | Foot-shampoo components |
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1992
- 1992-09-22 JP JP27815692A patent/JP3146685B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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EP0713247A2 (en) | 1994-11-18 | 1996-05-22 | Honda Giken Kogyo Kabushiki Kaisha | Method of fabricating semiconductor device and method of fabricating high-frequency semiconductor device |
US5770525A (en) * | 1994-11-18 | 1998-06-23 | Honda Giken Kogyo Kabushiki Kaisha | Method of fabricating semiconductor device and method of fabricating high-frequency semiconductor device |
Also Published As
Publication number | Publication date |
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JP3146685B2 (en) | 2001-03-19 |
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