JPH06103783A - Static type memory circuit - Google Patents
Static type memory circuitInfo
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- JPH06103783A JPH06103783A JP4246527A JP24652792A JPH06103783A JP H06103783 A JPH06103783 A JP H06103783A JP 4246527 A JP4246527 A JP 4246527A JP 24652792 A JP24652792 A JP 24652792A JP H06103783 A JPH06103783 A JP H06103783A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スタティック型記憶回
路装置のメモリセルおよび周辺回路への電源電圧の供給
に利用する。本発明はソフトエラー耐性を向上させるこ
とができるスタティック型記憶回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used for supplying a power supply voltage to memory cells and peripheral circuits of a static type memory circuit device. The present invention relates to a static memory circuit capable of improving soft error resistance.
【０００２】[0002]
【従来の技術】従来のスタティック型記憶回路装置のメ
モリセルと周辺回路部の電源電圧は同電圧になるように
構成されていた。図５は従来のスタティック型記憶回路
の構成を示すブロック図、図６は図５に示すメモリセル
アレイ部を構成するメモリセルと一部の周辺回路を具体
的に示す図である。このようにメモリセルの負荷素子
（本例では高抵抗素子）に接続する電源電圧と周辺回路
の電源電圧とは同電圧であり、また、ディジット線１２
やワード線１１のレベルを動作時に電源電圧より高くな
るような回路構成となっているが、メモリセルの負荷素
子に接続される電源電圧は周辺回路の電源電圧とやはり
同電圧であり、微細化によりスタティック型記憶回路の
電源電圧は低下しているものの、ソフトエラーの対策と
してはメモリセル構造を変えることだけが行われてい
た。2. Description of the Related Art The power supply voltage of a memory cell and a peripheral circuit portion of a conventional static type memory circuit device is configured to be the same voltage. FIG. 5 is a block diagram showing a configuration of a conventional static memory circuit, and FIG. 6 is a diagram specifically showing a memory cell and a part of peripheral circuits constituting the memory cell array portion shown in FIG. Thus, the power supply voltage connected to the load element (high resistance element in this example) of the memory cell is the same as the power supply voltage of the peripheral circuit, and the digit line 12
Although the circuit configuration is such that the level of the word line 11 and the level of the word line 11 become higher than the power supply voltage during operation, the power supply voltage connected to the load element of the memory cell is the same as the power supply voltage of the peripheral circuit, and miniaturization is required. Although the power supply voltage of the static memory circuit has been lowered by this, only the memory cell structure has been changed as a countermeasure against the soft error.
【０００３】[0003]
【発明が解決しようとする課題】このような従来のスタ
ティック型記憶回路では、メモリセルと周辺回路部の電
源電圧は同電圧であったが、デバイスの微細化に伴いホ
ットキャリア効果やＭＯＳＦＥＴ（ＭＯＳ電界効果トラ
ンジスタ）のゲート絶縁膜の経時絶縁破壊（以下ＴＤＤ
Ｂ：Time Dependent Dielectric Breakdown と略記す
る）の問題が高電圧下では顕著になってきている。この
ため微細デバイスでは、電源電圧を従来より下げて使わ
ざるを得ず、その対応としてはシステム全体の電圧を下
げるか、あるいはデバイス内部で電圧を下げる方法がと
られているが、いずれもデバイスに印加される電圧は、
低下させていることに変わりはない。In such a conventional static type memory circuit, the power supply voltage of the memory cell is the same as that of the peripheral circuit portion. However, with the miniaturization of the device, the hot carrier effect and the MOSFET (MOS) are used. Field-effect transistor) gate insulation film dielectric breakdown (hereinafter TDD)
B: Time Dependent Dielectric Breakdown) is becoming more serious under high voltage. For this reason, in fine devices, the power supply voltage must be lower than in the past, and as a countermeasure, either the voltage of the entire system is lowered or the voltage is lowered inside the device. The applied voltage is
It is still decreasing.
【０００４】一方、このような電源電圧の低下に伴いソ
フトエラー耐量（以下ＳＥＲ：SoftError Rate と略記
する）が悪くなり、また、メモリセルの動作マージン
（スタティックノイズマージン）が少なくなる問題が生
じ、特にＳＥＲの問題は重要である。On the other hand, with such a decrease in the power supply voltage, there arises a problem that the soft error tolerance (hereinafter abbreviated as SER: Soft Error Rate) deteriorates, and the operation margin (static noise margin) of the memory cell decreases. Especially, the problem of SER is important.
【０００５】本発明はこのような問題を解決するもの
で、ソフトエラー耐性を向上させることができる装置を
提供することを目的とする。The present invention solves such a problem, and an object thereof is to provide a device capable of improving soft error tolerance.
【０００６】[0006]
【課題を解決するための手段】本発明は、一対の駆動ト
ランジスタと、この駆動トランジスタの各ゲートにワー
ド線およびディジット線間の状態を伝える２個の伝達ト
ランジスタと、前記駆動トランジスタの各出力電極に接
続された一対の負荷素子とを１個のメモリセルとしてメ
モリセルアレイ部が構成されたスタティック型記憶回路
において、前記負荷素子に供給する電源電圧絶対値が少
なくともデータ保持時には前記ワード線およびディジッ
ト線を制御する回路に供給する電源電圧絶対値より大き
い値に設定されたことを特徴とする。According to the present invention, a pair of drive transistors, two transfer transistors for transmitting a state between a word line and a digit line to respective gates of the drive transistors, and respective output electrodes of the drive transistors. In a static type memory circuit in which a memory cell array section is configured with a pair of load elements connected to each other as one memory cell, the word line and digit line are provided when the absolute value of the power supply voltage supplied to the load element is at least data retention. Is set to a value larger than the absolute value of the power supply voltage supplied to the circuit for controlling.
【０００７】大きい値の電源電圧と小さい値の電源電圧
とを電源とする内部昇圧回路を含み少なくとも前記駆動
トランジスタのゲート絶縁膜はこのスタティック型記憶
回路の前記メモリセル以外のトランジスタ素子のゲート
絶縁膜より厚いことが望ましい。At least the gate insulating film of the driving transistor includes an internal booster circuit that uses a large value of the power supply voltage and a small value of the power supply voltage as a power source, and at least the gate insulating film of the driving transistor is a gate insulating film of a transistor element other than the memory cell of the static memory circuit Thicker is desirable.
【０００８】[0008]
【作用】データ保持時に、一対の駆動トランジスタ、こ
の駆動トランジスタの各ゲートにワード線およびディジ
ット線間の状態を伝える２個の伝達トランジスタ、およ
び駆動トランジスタの各出力電極に接続された一対の負
荷素子を１個のメモリセルとするメモリアレイの前記負
荷素子に供給する電源電圧絶対値がワード線およびディ
ジット線を制御する回路に供給する電源電圧絶対値より
も大きい値になるように設定する。When data is held, a pair of driving transistors, two transmission transistors for transmitting the state between the word line and the digit line to each gate of the driving transistor, and a pair of load elements connected to each output electrode of the driving transistor. Is set so that the absolute value of the power supply voltage supplied to the load element of the memory array having one memory cell is larger than the absolute value of the power supply voltage supplied to the circuit controlling the word line and the digit line.
【０００９】これにより、ソフトエラー耐圧をよくし、
メモリセルの動作マージン（スタティックノイズマージ
ン）の減少を抑えることができる。As a result, the soft error withstand voltage is improved,
It is possible to suppress a decrease in the operation margin (static noise margin) of the memory cell.
【００１０】[0010]
【実施例】次に、本発明実施例を図面に基づいて説明す
る。Embodiments of the present invention will now be described with reference to the drawings.
【００１１】（第一実施例）図１は本発明第一実施例に
係わる全体構成を示すブロック図、図２は本発明第一実
施例におけるメモリセルアレイ部の構成を示すブロック
図である。(First Embodiment) FIG. 1 is a block diagram showing the overall structure according to the first embodiment of the present invention, and FIG. 2 is a block diagram showing the structure of a memory cell array section in the first embodiment of the present invention.
【００１２】本発明第一実施例におけるスタティック型
記憶回路は、メモリセルアレイ部１、ロウデコーダおよ
びアドレスバッファ２、センス／スイッチおよびＣｏｌ
ｕｍｎデコーダ３、アドレスバッファ４、インプット／
アウトプットデコーダ制御部５、回路制御部６、および
内部昇圧回路７により全体が構成される。The static type memory circuit in the first embodiment of the present invention comprises a memory cell array section 1, a row decoder and address buffer 2, a sense / switch and Col.
umn decoder 3, address buffer 4, input /
The output decoder control unit 5, the circuit control unit 6, and the internal booster circuit 7 constitute the whole.
【００１３】また、一対の駆動トランジスタＱD と、こ
の駆動トランジスタの各ゲートにワード線１１およびデ
ィジット線１２間の状態を伝える２個の伝達トランジス
タＱT と、駆動トランジスタＱD の各出力電極に接続さ
れた一対の負荷素子ＱL とを１個のメモリセル１０とし
てメモリセルアレイ部１が構成され、負荷素子ＱL に供
給する電源電圧絶対値が少なくともデータ保持時にはワ
ード線１１およびディジット線１２を制御する回路に供
給する電源電圧絶対値より大きい値に設定される。駆動
トランジスタＱD のゲート絶縁膜はメモリセル１０以外
のトランジスタ素子のゲート絶縁膜より厚く構成され
る。Further, a pair of drive transistors Q D , two transfer transistors Q T for transmitting the state between the word line 11 and the digit line 12 to the respective gates of the drive transistors, and output electrodes of the drive transistors Q D are provided. memory cell array 1 is constituted connected and a pair of load elements Q L as a single memory cell 10, the power supply voltage absolute value supplied to the load device Q L is a word line 11 and digit line 12 is at least the data retention It is set to a value larger than the absolute value of the power supply voltage supplied to the circuit to be controlled. The gate insulating film of the driving transistor Q D is thicker than the gate insulating film of the transistor elements other than the memory cell 10.
【００１４】本第一実施例では、周辺回路電源電圧は
３．３Ｖ、メモリセル部回路の電源電圧は３．８Ｖであ
る。まず、ホットキャリア効果に関しては、メモリセル
駆動トランジスタＱD にはその動作軌跡をみた場合にほ
とんどストレスが加わらないので、３．３Ｖの電源電圧
で最適化したデバイスを用いたとしても問題にはならな
い。一方、伝達トランジスタＱT は、メモリセルノード
がＬ側の場合にワード線１１をＨｉｇｈにしてＯＮ状態
でストレスが加わるため通常ディジット線１２の電圧で
ストレスが決まる。それ故に本発明による影響は伝達ト
ランジスタＱT にとってほとんどない。このように、メ
モリセル１０の電源電圧を少し上昇させた場合でもホッ
トキャリア効果の問題はない。In the first embodiment, the peripheral circuit power supply voltage is 3.3V, and the memory cell circuit power supply voltage is 3.8V. First, regarding the hot carrier effect, since stress is hardly applied to the memory cell drive transistor Q D when its operation locus is observed, there is no problem even if a device optimized with a power supply voltage of 3.3 V is used. . On the other hand, in the transfer transistor Q T , when the memory cell node is on the L side, stress is applied in the ON state by setting the word line 11 to High, so that the stress is normally determined by the voltage of the digit line 12. Therefore, the effect according to the invention is very little on the transfer transistor Q T. Thus, even if the power supply voltage of the memory cell 10 is slightly increased, there is no problem of the hot carrier effect.
【００１５】また、ＴＤＤＢの問題も、３．６〜４．０
Ｖで持つようなゲート酸化膜厚にすることによって問題
とはならない。本実施例では、ゲート酸化膜厚を１２０
Åで構成し、駆動トランジスタＱD のゲート長は０．５
μｍ、伝達トランジスタＱTのゲート長は０．７μｍを
用いている。負荷素子ＱL は高抵抗多結晶シリコン素子
で構成されている。メモリセル１０の電源電圧は、周辺
回路部電源とは別に内部昇圧回路７で昇圧している。Also, the problem of TDDB is 3.6 to 4.0.
Setting the gate oxide film thickness as V has no problem. In this embodiment, the gate oxide film thickness is 120.
The gate length of the driving transistor Q D is 0.5.
μm, and the gate length of the transfer transistor Q T is 0.7 μm. Load element Q L is composed of a high-resistance polycrystalline silicon element. The power supply voltage of the memory cell 10 is boosted by the internal booster circuit 7 separately from the peripheral circuit power supply.
【００１６】なお、本実施例では、負荷素子ＱL として
高抵抗多結晶シリコンを用いたが、多結晶シリコン薄膜
トランジスタやバルクＭＯＳ ＦＥＴを用いても同様で
ある。[0016] In the present embodiment uses a high-resistance polycrystalline silicon as a load element Q L, it is the same even when using a polycrystalline silicon thin film transistor or a bulk MOS FET.
【００１７】（第二実施例）図３は本発明第二実施例の
全体構成を示すブロック図である。その構成は図１に示
す第一実施例とほぼ同様であるのでその要部のみを示
す。(Second Embodiment) FIG. 3 is a block diagram showing the overall construction of the second embodiment of the present invention. Since the structure is almost the same as that of the first embodiment shown in FIG. 1, only the main part thereof is shown.
【００１８】本発明第二実施例は、スタティックＲＡＭ
がデータ保持（スタンバイ時）にのみメモリセル１０の
電源電圧が高くなるように構成したものである。すなわ
ち、〔外１〕信号を利用して論理を取り、データ保持時
に内部昇圧回路７を動作させて、メモリセル１０の電源
電圧を周辺回路電源電圧より高くなるように設定したも
のであ。第一実施例にくらべてホットキャリアの問題は
より少なくなる。The second embodiment of the present invention is a static RAM.
Is configured so that the power supply voltage of the memory cell 10 becomes high only during data retention (during standby). That is, the logic is obtained by using the [outer 1] signal, and the internal booster circuit 7 is operated during data retention to set the power supply voltage of the memory cell 10 to be higher than the peripheral circuit power supply voltage. The hot carrier problem is less than in the first embodiment.
【００１９】[0019]
【外１】 一般に、スタティックＲＡＭは、特定のメモリセルにつ
いて考えればその使用状態は、データ保持の方が、リー
ド／ライト時よりはるかに長いため、ソフトエラーはデ
ータ保持時の方で起こっている確率が高い、なお、ライ
ト直後のセルノードレベルが低い時のＳＥＲは悪い。[Outer 1] In general, a static RAM has a longer usage state when holding data than when reading / writing when considering a specific memory cell, so that a soft error is more likely to occur when holding data. The SER when the cell node level immediately after the write is low is bad.
【００２０】しかしながら、それは、加速時の場合であ
って、通常は、ライト時にあるセルと非選択にあるセル
の数とα粒子がランダムに放出されることを考えれば、
データ保持時（非選択セルと考えてもよい）の方がソフ
トエラーが起こり易い。このことによって、本第二実施
例はより効率的に構成されている。However, this is the case during acceleration, and normally considering the number of cells in a write operation, the number of cells in a non-selected state, and the α particles being randomly emitted,
A soft error is more likely to occur when data is held (may be considered as a non-selected cell). As a result, the second embodiment is constructed more efficiently.
【００２１】第一および第二実施例では、いずれも昇圧
回路を用いてメモリセルの電源を構成したが、逆に内部
降圧回路を用いて周辺回路電源電圧を構成してもよく、
その他電源電圧の構成は種々考えられる。In both the first and second embodiments, the booster circuit is used to configure the power supply of the memory cell, but conversely, the internal voltage down converter may be used to configure the peripheral circuit power supply voltage.
Various other configurations of the power supply voltage are possible.
【００２２】このように本発明では、メモリセル電源電
圧を上昇させることができるのでソフトエラー耐圧（Ｓ
ＥＲ）をよくすることができる。図３は 241Ａm 線源か
らα粒子を照射したときのＦａｉｌビット数とＶｃｃ電
圧の関係を示したもので、わずか０．４Ｖの差あるがＦ
ａｉｌビット数が約１／２になっていることが判る。一
方、メモリセル１０の電源電圧か０．４Ｖ高くなったこ
とによるホットキャリア効果やゲート絶縁膜の経時絶縁
破壊（ＴＤＤＢ）への影響はない。As described above, according to the present invention, since the memory cell power supply voltage can be increased, the soft error withstand voltage (S
ER) can be improved. Figure 3 shows the relationship between the Fail-bit number and Vcc voltage when irradiated with α particles from 241 A m-ray source, there a difference of only 0.4V is F
It can be seen that the number of ail bits is about 1/2. On the other hand, there is no influence on the hot carrier effect and the temporal dielectric breakdown (TDDB) of the gate insulating film due to the increase of the power supply voltage of the memory cell 10 by 0.4V.
【００２３】本発明は、回路特性やプロセス面で決まる
スタティックＲＡＭのトランジスタ条件に対しそのディ
メンジョンを適当に選ぶことにより、メモリセルの電源
電圧を周辺回路部に比べて少し高く設定することが容易
であり、メモリセル負荷素子の種類は限定されずその汎
用性は広い。負荷素子としては、ＰＭＯＳトランジス
タ、ＰＭＯＳ薄膜トランジスタなどを用いることができ
る。According to the present invention, it is easy to set the power supply voltage of the memory cell to be a little higher than that of the peripheral circuit section by appropriately selecting the dimension for the transistor condition of the static RAM which is determined by the circuit characteristics and process. The type of memory cell load element is not limited and its versatility is wide. A PMOS transistor, a PMOS thin film transistor, or the like can be used as the load element.
【００２４】[0024]
【発明の効果】以上説明したように本発明によれば、メ
モリセルへの電源電圧を周辺回路部に比べて少し高く設
定することができるために、ソフトエラー耐圧をよくす
ることができ、メモリセルの動作マージン（スタティッ
クノイズマージン）が少なくなることを抑えることがで
きる効果がある。As described above, according to the present invention, the power supply voltage to the memory cell can be set a little higher than that of the peripheral circuit section, so that the soft error withstand voltage can be improved and the memory There is an effect that it is possible to suppress a decrease in the operation margin (static noise margin) of the cell.
【図１】本発明第一実施例に係わる全体構成を示すブロ
ック図。FIG. 1 is a block diagram showing an overall configuration according to a first embodiment of the present invention.
【図２】本発明第一実施例におけるメモリセルアレイ部
の構成を示すブロック図。FIG. 2 is a block diagram showing a configuration of a memory cell array section in the first embodiment of the present invention.
【図３】本発明第二実施例の全体構成を示すブロック
図。FIG. 3 is a block diagram showing the overall configuration of a second embodiment of the present invention.
【図４】本発明実施例におけるメモリセル電源電圧に対
するＦａｉｌビット数を示す図。FIG. 4 is a diagram showing the number of Fail bits with respect to the memory cell power supply voltage in the embodiment of the present invention.
【図５】従来例に係わる全体構成を示すブロック図。FIG. 5 is a block diagram showing an overall configuration according to a conventional example.
【図６】従来例におけるメモリセルアレイ部の構成を示
すブロック図。FIG. 6 is a block diagram showing a configuration of a memory cell array section in a conventional example.
１ メモリセルアレイ部 ２ ロウデコーダおよびアドレスバッファ ３ センス／スイッチおよびＣｏｌｕｍｎデコーダ ４ アドレスバッファ ５ インプット／アウトプットデコーダ制御部 ６ 回路制御部 ７ 内部昇圧回路 １０ メモリセル １１ ワード線 １２ ディジット線 ＱL 負荷素子 ＱD 駆動トランジスタ ＱT 伝達トランジスタ1 memory cell array portion 2 a row decoder and the address buffer 3 sense / switch and Column decoder 4 address buffer 5 Input / Output decoder controller 6 circuit control unit 7 inside the booster circuit 10 memory cell 11 word lines 12 digit line Q L load element Q D drive transistor Q T transmission transistor
Claims (3)
ジット線間の状態を伝える２個の伝達トランジスタ（Ｑ
T ）と、 前記駆動トランジスタの各出力電極に接続された一対の
負荷素子（ＱL ）とを１個のメモリセルとしてメモリセ
ルアレイ部が構成されたスタティック型記憶回路におい
て、 前記負荷素子（ＱL ）に供給する電源電圧絶対値が少な
くともデータ保持時には前記ワード線およびディジット
線を制御する回路に供給する電源電圧絶対値より大きい
値に設定されたことを特徴とするスタティック型記憶回
路。1. A pair of drive transistors (Q D ), and two transfer transistors (Q) for transmitting a state between a word line and a digit line to each gate of the drive transistors.
And T), the static memory circuit in which the memory cell array portion is configured and a pair of load elements (Q L) which is connected to the output electrode as one memory cell of said drive transistor, the load element (Q L ) Is set to a value larger than the absolute value of the power supply voltage supplied to the circuit for controlling the word line and the digit line at least when data is held.
圧とを電源とする内部昇圧回路を含む請求項１記載のス
タティック型記憶回路。2. The static type memory circuit according to claim 1, further comprising an internal booster circuit that uses a large value power source voltage and a small value power source voltage as power sources.
ト絶縁膜はこのスタティック型記憶回路の前記メモリセ
ル以外のトランジスタ素子のゲート絶縁膜より厚いこと
を特徴とする請求項１記載のスタティック型記憶回路。3. The static memory circuit according to claim 1, wherein at least a gate insulating film of the driving transistor is thicker than gate insulating films of transistor elements other than the memory cells of the static memory circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246527A JP3042203B2 (en) | 1992-09-16 | 1992-09-16 | Static memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246527A JP3042203B2 (en) | 1992-09-16 | 1992-09-16 | Static memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103783A true JPH06103783A (en) | 1994-04-15 |
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ID=17149735
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246527A Expired - Fee Related JP3042203B2 (en) | 1992-09-16 | 1992-09-16 | Static memory circuit |
Country Status (1)
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|---|---|
| JP (1) | JP3042203B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026461A (en) * | 1995-06-02 | 2009-02-05 | Renesas Technology Corp | Semiconductor device |
| JP2009192745A (en) * | 2008-02-13 | 2009-08-27 | Seiko Epson Corp | Electrooptical device, driving method of the electrooptical device and electronic equipment |
| US8325553B2 (en) | 1995-06-02 | 2012-12-04 | Renesas Electronics Corporation | Static memory cell having independent data holding voltage |
-
1992
- 1992-09-16 JP JP4246527A patent/JP3042203B2/en not_active Expired - Fee Related
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| US8325553B2 (en) | 1995-06-02 | 2012-12-04 | Renesas Electronics Corporation | Static memory cell having independent data holding voltage |
| JP2009192745A (en) * | 2008-02-13 | 2009-08-27 | Seiko Epson Corp | Electrooptical device, driving method of the electrooptical device and electronic equipment |
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|---|---|
| JP3042203B2 (en) | 2000-05-15 |
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