JPH0595052A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH0595052A JPH0595052A JP3253281A JP25328191A JPH0595052A JP H0595052 A JPH0595052 A JP H0595052A JP 3253281 A JP3253281 A JP 3253281A JP 25328191 A JP25328191 A JP 25328191A JP H0595052 A JPH0595052 A JP H0595052A
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- semiconductor elements
- recess
- integrated circuit
- recesses
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Abstract
(57)【要約】
【目的】多数の半導体素子を良好な高周波特性でかつ極
めて高密度に実装可能な混成集積回路装置を提供する。 【構成】半導体素子を金属部材の凹部に挿入するため、
基板の回路パタン面と半導体素子の表面との段差が短縮
される。したがって、基板の回路パタンと半導体素子を
接続するボンディングワイヤの長さが短縮される。ま
た、半導体素子を挿入する凹部が金属部材中に構成され
ているため、凹部間隔壁の強度を問題にせずに凹部間の
距離を短縮することが可能である。以上の作用により、
半導体素子間距離の短縮が可能となる。半導体素子が導
電体である金属部材の凹部に挿入されているため、素子
間のシールドが行われ、高周波動作時に問題となるクロ
ストークおよび発振の問題が解消される。
めて高密度に実装可能な混成集積回路装置を提供する。 【構成】半導体素子を金属部材の凹部に挿入するため、
基板の回路パタン面と半導体素子の表面との段差が短縮
される。したがって、基板の回路パタンと半導体素子を
接続するボンディングワイヤの長さが短縮される。ま
た、半導体素子を挿入する凹部が金属部材中に構成され
ているため、凹部間隔壁の強度を問題にせずに凹部間の
距離を短縮することが可能である。以上の作用により、
半導体素子間距離の短縮が可能となる。半導体素子が導
電体である金属部材の凹部に挿入されているため、素子
間のシールドが行われ、高周波動作時に問題となるクロ
ストークおよび発振の問題が解消される。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ装置や通
信装置を構成するモジュールで要求される、多数の半導
体素子の高周波かつ高密度の実装用の混成集積回路装置
に関する。
信装置を構成するモジュールで要求される、多数の半導
体素子の高周波かつ高密度の実装用の混成集積回路装置
に関する。
【０００２】
【従来の技術】多数の半導体素子を良好な高周波特性で
かつ高密度に実装するため、半導体素子をパッケージに
挿入しないまま直接電気回路基板上に搭載するベアリッ
プ実装が行われている。
かつ高密度に実装するため、半導体素子をパッケージに
挿入しないまま直接電気回路基板上に搭載するベアリッ
プ実装が行われている。
【０００３】ベアチップ実装では、通常、図４に第１の
従来例として示すように、半導体素子１１〜１４を平面
状の基板２に直接搭載し、基板２の回路パタンと半導体
素子１１〜１４をボンディングワイヤで接続していた。
基板の材質としては、セラミックもしくはエポキシが用
いられている。
従来例として示すように、半導体素子１１〜１４を平面
状の基板２に直接搭載し、基板２の回路パタンと半導体
素子１１〜１４をボンディングワイヤで接続していた。
基板の材質としては、セラミックもしくはエポキシが用
いられている。
【０００４】また、図５に第２の従来例として示すよう
に、基板２に凹部２１〜２４を設け、凹部２１〜２４に
半導体素子１１〜１４を挿入する場合もあった。
に、基板２に凹部２１〜２４を設け、凹部２１〜２４に
半導体素子１１〜１４を挿入する場合もあった。
【０００５】
【発明が解決しようとする課題】実装密度を向上するた
めには、半導体素子間の距離の短縮が必須である。半導
体素子として、集積回路が最もよく用いられるが、通
常、外部との信号線、電源線、ＧＮＤ線等の取り出し
に、１素子あたり数本から１０本のボンディングワイヤ
を必要とするため、ボンディングワイヤを素子の四方に
打つ必要が生じる。
めには、半導体素子間の距離の短縮が必須である。半導
体素子として、集積回路が最もよく用いられるが、通
常、外部との信号線、電源線、ＧＮＤ線等の取り出し
に、１素子あたり数本から１０本のボンディングワイヤ
を必要とするため、ボンディングワイヤを素子の四方に
打つ必要が生じる。
【０００６】しかる、図４に示す第１の従来例において
は、基板の回路パタン面と半導体素子１１〜１４の表面
との間に半導体素子の厚さに相当する段差が生じるた
め、半導体素子１１〜１４と回路パタンとのボンディン
グに最低限必要な距離が長く、半導体素子間の距離の短
縮がその距離によって制限されるという欠点があった。
は、基板の回路パタン面と半導体素子１１〜１４の表面
との間に半導体素子の厚さに相当する段差が生じるた
め、半導体素子１１〜１４と回路パタンとのボンディン
グに最低限必要な距離が長く、半導体素子間の距離の短
縮がその距離によって制限されるという欠点があった。
【０００７】図５に示す第２の従来例において、基板の
回路パタン面と半導体素子の表面との間の段差が低減さ
れるため、ボンディングに最低限必要な半導体素子と回
路パタンとのボンディングに最低限必要な距離は短縮さ
れる。しかしながら、凹部２１〜２４相互間の隔壁の材
質は通常セラミックもしくはエポキシであり、かつ、隔
壁内に多層配線用のビアが形成する必要があるため、強
度上の理由で隔壁の厚さの低減に限界が生じる。すなわ
ち、凹部間隔壁の厚さの強度上の制限によって半導体素
子間の距離が制限されるという欠点があった。
回路パタン面と半導体素子の表面との間の段差が低減さ
れるため、ボンディングに最低限必要な半導体素子と回
路パタンとのボンディングに最低限必要な距離は短縮さ
れる。しかしながら、凹部２１〜２４相互間の隔壁の材
質は通常セラミックもしくはエポキシであり、かつ、隔
壁内に多層配線用のビアが形成する必要があるため、強
度上の理由で隔壁の厚さの低減に限界が生じる。すなわ
ち、凹部間隔壁の厚さの強度上の制限によって半導体素
子間の距離が制限されるという欠点があった。
【０００８】半導体素子間の距離増大は、基板寸法の増
大の他に、高周波特性にも悪影響を及ぼす。すなわち、
多チャンネルシステム用の基板１で１チャンネルに１個
の半導体素子を割り当てる場合、通常、半導体素子間の
距離は信号線入出力部の配線間距離よりも長い。信号線
長は、半導体素子間の距離と信号線入出力部の配線間距
離の差に、その差が大きいほど長大な信号線長が必要と
なり、高周波特性が劣化する。
大の他に、高周波特性にも悪影響を及ぼす。すなわち、
多チャンネルシステム用の基板１で１チャンネルに１個
の半導体素子を割り当てる場合、通常、半導体素子間の
距離は信号線入出力部の配線間距離よりも長い。信号線
長は、半導体素子間の距離と信号線入出力部の配線間距
離の差に、その差が大きいほど長大な信号線長が必要と
なり、高周波特性が劣化する。
【０００９】さらに、従来例の構造で半導体素子間の距
離を短縮すると、半導体素子間の空間伝搬によってクロ
ストークや発振が生じ、高周波動作に支障を生じるとい
う欠点があった。
離を短縮すると、半導体素子間の空間伝搬によってクロ
ストークや発振が生じ、高周波動作に支障を生じるとい
う欠点があった。
【００１０】本発明は、多数の半導体素子を良好な高周
波特性がかつ極めて高密度に実装可能な混成集積回路装
置を提供することを目的としている。
波特性がかつ極めて高密度に実装可能な混成集積回路装
置を提供することを目的としている。
【００１１】
【課題を解決するための手段】前記課題を解決するた
め、半導体素子を挿入する複数の凹部を有する金属部材
と、前記金属部材を挿入する凹部を有する絶縁性基板と
を含んで混成集積回路基板を構成する。
め、半導体素子を挿入する複数の凹部を有する金属部材
と、前記金属部材を挿入する凹部を有する絶縁性基板と
を含んで混成集積回路基板を構成する。
【００１２】前記課題を解決するため、前記金属部材の
１つ凹部に挿入される前記半導体素子の数を１とする。
１つ凹部に挿入される前記半導体素子の数を１とする。
【００１３】前記課題を解決するため、前記半導体素子
の電極と前記金属部材とを金属線によって直接接続す
る。
の電極と前記金属部材とを金属線によって直接接続す
る。
【００１４】前記課題を解決するため、前記金属部材の
凹部が該金属部材の前記半導体素子挿入面から裏面まで
貫通、かつ、前記絶縁性基板の凹部か該絶縁性基板の前
記金属部材挿入面から裏面まで貫通させ、前記金属部
材、前記絶縁性基板のいずれをも導電性基板上に搭載す
る。
凹部が該金属部材の前記半導体素子挿入面から裏面まで
貫通、かつ、前記絶縁性基板の凹部か該絶縁性基板の前
記金属部材挿入面から裏面まで貫通させ、前記金属部
材、前記絶縁性基板のいずれをも導電性基板上に搭載す
る。
【００１５】前記課題を解決するため、前記金属部材の
凹部が該金属部材の前記半導体素子挿入面から裏面まて
貫通させず、かつ、前記絶縁性基板の凹部が該絶縁性基
板の前記金属部材挿入面から裏面まで貫通させ、前記金
属部材、前記絶縁性基板のいずれも導電性基板上に搭載
する。
凹部が該金属部材の前記半導体素子挿入面から裏面まて
貫通させず、かつ、前記絶縁性基板の凹部が該絶縁性基
板の前記金属部材挿入面から裏面まで貫通させ、前記金
属部材、前記絶縁性基板のいずれも導電性基板上に搭載
する。
【００１６】前記課題を解決するため、前記金属部材の
凹部が該金属部材の前記半導体素子挿入面から裏面まで
貫通させ、かつ、前記絶縁性基板の凹部が該絶縁性基板
の前記金属部材挿入面から裏面まで貫通させずに半導体
素子を実装する。
凹部が該金属部材の前記半導体素子挿入面から裏面まで
貫通させ、かつ、前記絶縁性基板の凹部が該絶縁性基板
の前記金属部材挿入面から裏面まで貫通させずに半導体
素子を実装する。
【００１７】前記課題を解決するため、前記金属部材の
凹部が該金属部材の前記半導体素子挿入面から裏面まで
貫通させ、かつ、前記絶縁性基板の凹部が該絶縁性基板
の前記金属部材挿入面から裏面まで貫通させずに半導体
素子を実装する。
凹部が該金属部材の前記半導体素子挿入面から裏面まで
貫通させ、かつ、前記絶縁性基板の凹部が該絶縁性基板
の前記金属部材挿入面から裏面まで貫通させずに半導体
素子を実装する。
【００１８】
【作用】半導体素子を金属部材の凹部に挿入するため、
基板の回路パタン面と半導体素子の表面との段差が短縮
される。したがって、基板の回路パタンと半導体素子を
接続するボンディングワイヤの長さが短縮される。ま
た、半導体素子を挿入する凹部が金属部材中に構成され
ているため、凹部間隔壁の強度を問題にせずに凹部間の
距離を短縮することが可能である。以上の作用により、
半導体素子間距離の短縮が可能となる。
基板の回路パタン面と半導体素子の表面との段差が短縮
される。したがって、基板の回路パタンと半導体素子を
接続するボンディングワイヤの長さが短縮される。ま
た、半導体素子を挿入する凹部が金属部材中に構成され
ているため、凹部間隔壁の強度を問題にせずに凹部間の
距離を短縮することが可能である。以上の作用により、
半導体素子間距離の短縮が可能となる。
【００１９】半導体素子が導電体である金属部材の凹部
に挿入されているため、素子間のシールドが行われ、高
周波動作時に問題となるクロストークおよび発振の問題
が解消される。
に挿入されているため、素子間のシールドが行われ、高
周波動作時に問題となるクロストークおよび発振の問題
が解消される。
【００２０】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００２１】図１は、本発明の第１の実施例を示す部分
断面図である。本実施例は、８チャンネル光受信機の受
信フロントエンド回路を搭載した混成集積回路装置であ
る。絶縁性基板２ａおよび２ｂはセラミック製であり、
２枚の基板２ａ，２ｂを互いに間隔を隔てて金属製基板
１に接着することによって凹部４を形成している。凹部
４には表面に金メッキの施された金属部材３が挿入され
ている。金属部材３には、裏面まで貫通した穴をあける
ことによって凹部２１〜２８が形成されている。凹部２
１〜２８に挿入されている半導体素子１１〜１８はシリ
コンの増幅回路ＩＣであり、導電性ペースト３８によっ
て金属製基板１に接着することによって、裏面電位がＧ
ＮＤ電位に保たれている。絶縁性基板２ａ、２ｂ、金属
部材３および半導体素子１１〜１８の厚さはほぼ等し
い。配線パタン４１〜４８は入力信号線、配線パタン５
１〜５８は出力信号線である。配線パタン６１〜６８は
電源線であり、チップフィルタ７１〜７８を経て半導体
素子１１〜１８に正の直流電圧を供給している。半導体
素子１１〜１８のＧＮＤパッドには、金属部材３から直
接ボンディングワイヤ（図示略）によってＧＮＤ電位が
供給されている。
断面図である。本実施例は、８チャンネル光受信機の受
信フロントエンド回路を搭載した混成集積回路装置であ
る。絶縁性基板２ａおよび２ｂはセラミック製であり、
２枚の基板２ａ，２ｂを互いに間隔を隔てて金属製基板
１に接着することによって凹部４を形成している。凹部
４には表面に金メッキの施された金属部材３が挿入され
ている。金属部材３には、裏面まで貫通した穴をあける
ことによって凹部２１〜２８が形成されている。凹部２
１〜２８に挿入されている半導体素子１１〜１８はシリ
コンの増幅回路ＩＣであり、導電性ペースト３８によっ
て金属製基板１に接着することによって、裏面電位がＧ
ＮＤ電位に保たれている。絶縁性基板２ａ、２ｂ、金属
部材３および半導体素子１１〜１８の厚さはほぼ等し
い。配線パタン４１〜４８は入力信号線、配線パタン５
１〜５８は出力信号線である。配線パタン６１〜６８は
電源線であり、チップフィルタ７１〜７８を経て半導体
素子１１〜１８に正の直流電圧を供給している。半導体
素子１１〜１８のＧＮＤパッドには、金属部材３から直
接ボンディングワイヤ（図示略）によってＧＮＤ電位が
供給されている。
【００２２】図２は、本発明の第２の実施例を示す部分
断面図である。絶縁性基板２ａおよび２ｂはセラミック
製であり、２枚の基板２ａ、２ｂを互いに間隔を隔てて
金属性基板１に接着することによって凹部４を形成して
いる。凹部４には表面に金メッキの施された金属部材３
が挿入されている。金属部材３には、半導体素子１１〜
１８の厚さにほぼ等しい。凹部２１〜２８に挿入されて
いる半導体素子１１〜１８はシリコンの増幅回路ＩＣで
あり、導電性ペースト３８によって金属部材３に接着す
ることによって、裏面電位がＧＮＤ電位に保たれてい
る。配線パタン４１〜４８は入力信号線、配線パタン５
１〜５８は出力信号線である。配線パタン６１〜６８は
電源線であり、チップフィルタ７１〜７８を経て半導体
素子１１〜１８に正の直流電圧を供給している。半導体
素子１１〜１８のＧＮＤパッドには、金属部材３から直
接ボンディングワイヤ（図示略）によってＧＮＤ電位が
供給されている。
断面図である。絶縁性基板２ａおよび２ｂはセラミック
製であり、２枚の基板２ａ、２ｂを互いに間隔を隔てて
金属性基板１に接着することによって凹部４を形成して
いる。凹部４には表面に金メッキの施された金属部材３
が挿入されている。金属部材３には、半導体素子１１〜
１８の厚さにほぼ等しい。凹部２１〜２８に挿入されて
いる半導体素子１１〜１８はシリコンの増幅回路ＩＣで
あり、導電性ペースト３８によって金属部材３に接着す
ることによって、裏面電位がＧＮＤ電位に保たれてい
る。配線パタン４１〜４８は入力信号線、配線パタン５
１〜５８は出力信号線である。配線パタン６１〜６８は
電源線であり、チップフィルタ７１〜７８を経て半導体
素子１１〜１８に正の直流電圧を供給している。半導体
素子１１〜１８のＧＮＤパッドには、金属部材３から直
接ボンディングワイヤ（図示略）によってＧＮＤ電位が
供給されている。
【００２３】図３は、本発明の第３の実施例を示す部分
断面図である。絶縁性基板２はセラミック製であり、表
面に金メッキの施された金属部材３が挿入される凹部４
が形成されている。金属部材３には、裏面まで貫通した
穴をあけることによって凹部２１〜２８が形成されてい
る。凹部４の底面には電極パタン５が形成されており、
電極パタン５は、ビア６によって金属性基板１に電気的
に接続されている。凹部４の深さ、金属部材３の厚さ、
半導体素子１１〜１８の厚さは、ほぼ等しい。凹部２１
〜２８に挿入されている半導体素子１１〜１８はシリコ
ンの増幅回路ＩＣであり、導電性ペーストによって電極
パタン５に接着することによって、裏面電位がＧＮＤ電
位に保たれている。配線パタン４１〜４８は入力信号
線、配線パタン５１〜５８は出力信号線である。配線パ
タン６１〜６８は電源線であり、チップフィルタ７１〜
７８を経て半導体素子１１〜１８に正の直流電圧を供給
している。半導体素子１１〜１８のＧＮＤパッドには、
金属部材３から直接ボンディングワイヤ（図示略）によ
ってＧＮＤ電位が供給されている。
断面図である。絶縁性基板２はセラミック製であり、表
面に金メッキの施された金属部材３が挿入される凹部４
が形成されている。金属部材３には、裏面まで貫通した
穴をあけることによって凹部２１〜２８が形成されてい
る。凹部４の底面には電極パタン５が形成されており、
電極パタン５は、ビア６によって金属性基板１に電気的
に接続されている。凹部４の深さ、金属部材３の厚さ、
半導体素子１１〜１８の厚さは、ほぼ等しい。凹部２１
〜２８に挿入されている半導体素子１１〜１８はシリコ
ンの増幅回路ＩＣであり、導電性ペーストによって電極
パタン５に接着することによって、裏面電位がＧＮＤ電
位に保たれている。配線パタン４１〜４８は入力信号
線、配線パタン５１〜５８は出力信号線である。配線パ
タン６１〜６８は電源線であり、チップフィルタ７１〜
７８を経て半導体素子１１〜１８に正の直流電圧を供給
している。半導体素子１１〜１８のＧＮＤパッドには、
金属部材３から直接ボンディングワイヤ（図示略）によ
ってＧＮＤ電位が供給されている。
【００２４】以上３つの実施例で述べてきたように、半
導体素子１１〜１８が金属部材３の凹部２１〜２８に挿
入されているため、第１の従来例では、０．５ｍｍ要し
ていた、基板の回路パタン面すなわち金属部材３の上面
と半導体素子の表面との段差が、０．０５ｍｍ以下に短
縮される。これにより、第１の従来例で０．８ｍｍ要し
ていた基板の回路パタンと半導体素子を接続するボンデ
ィングハイヤの長さ０．５ｍｍに短縮される。また、半
導体素子を挿入する凹部が金属部材中に構成されている
ため、第２の従来例ではセラミック材料の強度上理由で
２．６ｍｍに制限されていた凹部間隔壁の厚さを、ボン
ディングワイヤの長さによる制限値以下に低減すること
が可能である。以上の作用により、第１の従来例で３．
０ｍｍ、第２の従来例で３．８ｍｍであった半導体素子
間距離が２．６ｍｍに短縮された。半導体素子間距離の
短縮により、入力信号線４１〜４８の長さも短縮され、
入力信号線４１〜４８の接地容量による帯域劣化が緩和
されるとともに、配線間容量によるクロストークが低減
された。
導体素子１１〜１８が金属部材３の凹部２１〜２８に挿
入されているため、第１の従来例では、０．５ｍｍ要し
ていた、基板の回路パタン面すなわち金属部材３の上面
と半導体素子の表面との段差が、０．０５ｍｍ以下に短
縮される。これにより、第１の従来例で０．８ｍｍ要し
ていた基板の回路パタンと半導体素子を接続するボンデ
ィングハイヤの長さ０．５ｍｍに短縮される。また、半
導体素子を挿入する凹部が金属部材中に構成されている
ため、第２の従来例ではセラミック材料の強度上理由で
２．６ｍｍに制限されていた凹部間隔壁の厚さを、ボン
ディングワイヤの長さによる制限値以下に低減すること
が可能である。以上の作用により、第１の従来例で３．
０ｍｍ、第２の従来例で３．８ｍｍであった半導体素子
間距離が２．６ｍｍに短縮された。半導体素子間距離の
短縮により、入力信号線４１〜４８の長さも短縮され、
入力信号線４１〜４８の接地容量による帯域劣化が緩和
されるとともに、配線間容量によるクロストークが低減
された。
【００２５】また、半導体素子１１〜１８は導電体であ
る金属部材３の凹部２１〜２８に挿入されているため、
半導体素子間のシールドが行われ、素子間の空間伝搬に
よるクロストークが低減された。
る金属部材３の凹部２１〜２８に挿入されているため、
半導体素子間のシールドが行われ、素子間の空間伝搬に
よるクロストークが低減された。
【００２６】本実施例においては、金属部材３の電位は
ＧＮＤ電位に保たれているが、他の直流電位に保たれて
いてもよい。また、本実施例においては半導体素子１１
〜１８としてシリコンの増幅回路ＩＣを用いているが、
他の機能あるいは他の基板材料の素子を用いてもよい。
半絶縁性の基板材料の素子を用いる場合には、ペースト
は導電性である必要はない。
ＧＮＤ電位に保たれているが、他の直流電位に保たれて
いてもよい。また、本実施例においては半導体素子１１
〜１８としてシリコンの増幅回路ＩＣを用いているが、
他の機能あるいは他の基板材料の素子を用いてもよい。
半絶縁性の基板材料の素子を用いる場合には、ペースト
は導電性である必要はない。
【００２７】
【発明の効果】以上述べてきたように、本発明によれ
ば、多数の半導体素子を良好な高周波特性でかつ極めて
高密度に実装可能な混成集積回路基板を提供することが
可能となり、コンピュータ装置や通信装置を構成するモ
ジュールの作製に際し、極めて有効である。
ば、多数の半導体素子を良好な高周波特性でかつ極めて
高密度に実装可能な混成集積回路基板を提供することが
可能となり、コンピュータ装置や通信装置を構成するモ
ジュールの作製に際し、極めて有効である。
【図１】本発明の第１の実施例を示す部分断面図であ
る。
る。
【図２】本発明の第２の実施例を示す部分断面図であ
る。
る。
【図３】本発明の第３の実施例を示す部分断面図であ
る。
る。
【図４】第１の従来例を示す見取図である。
【図５】第２の従来例を示す見取図である。
１ 導電性基板 ２，２ａ，２ｂ 絶縁性基板 ３ 金属部材 ４ 凹部 ５ 電極パタン ６ ビア １１〜１８ 半導体素子 ２１〜２８ 凹部 ３８ 導電性ペースト ４１〜４８ 入力信号線 ５１〜５８ 出力信号線 ６１〜６８ 電源線 ７１〜７８ チップフィルタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/04 25/18 Ｈ０１Ｐ 3/08 4241−5Ｊ Ｈ０３Ｆ 3/60 8836−5Ｊ 7220−4Ｍ Ｈ０１Ｌ 25/04 Ｚ
Claims (7)
- 【請求項１】 複数の半導体素子と、前記半導体素子を
挿入する複数の凹部を有する金属部材と、前記金属部材
を挿入する凹部を有する絶縁性基板とを含んで構成され
ることを特徴とする混成集積回路装置。 - 【請求項２】 請求項１記載の混成集積回路装置におい
て、前記金属部材の１つの凹部に挿入される前記半導体
素子の数が１であることを特徴とする混成集積回路装
置。 - 【請求項３】 請求項１記載の混成集積回路装置におい
て、前記半導体素子の電極と前記金属部材が金属線によ
って接続されていることを特徴とする混成集積回路装
置。 - 【請求項４】 請求項１記載の混成集積回路装置におい
て、前記金属部材の凹部が該金属部材の前記半導体素子
挿入面から裏面まで、貫通、かつ、前記絶縁性基板の凹
部が該絶縁性基板の前記金属部材挿入面から裏面まで貫
通しており、前記金属部材、前記絶縁性基板のいずれも
が導電性基板上に搭載されていることを特徴とする混成
集積回路装置。 - 【請求項５】 請求項１記載の混成集積回路装置におい
て、前記金属部材の凹部が該金属部材の前記半導体素子
挿入面から裏面まで貫通しておらず、かつ、前記絶縁性
基板の凹部が該絶縁性基板の前記金属部材挿入面から裏
面まで貫通しており、前記金属部材、前記絶縁性基板の
いずれもが導電性基板上に搭載されていることを特徴と
する混成集積回路装置。 - 【請求項６】 請求項１記載の混成集積回路装置におい
て、前記金属部材の凹部が該金属部材の前記半導体素子
挿入面から裏面まで貫通しており、かつ、前記絶縁性基
板の凹部が該絶縁性基板の前記金属部材挿入面から裏面
まで貫通していないことを特徴とする混成集積回路装
置。 - 【請求項７】 請求項１記載の混成集積回路装置におい
て、前記金属部材の凹部が該金属部材の前記半導体素子
挿入面から裏面まで貫通、かつ、前記絶縁性基板の凹部
が該絶縁性基板の前記金属部材挿入面から裏面まで貫通
していることを特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253281A JPH0595052A (ja) | 1991-10-01 | 1991-10-01 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253281A JPH0595052A (ja) | 1991-10-01 | 1991-10-01 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595052A true JPH0595052A (ja) | 1993-04-16 |
Family
ID=17249104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253281A Pending JPH0595052A (ja) | 1991-10-01 | 1991-10-01 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595052A (ja) |
-
1991
- 1991-10-01 JP JP3253281A patent/JPH0595052A/ja active Pending
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