JPH0590303A - 薄型電荷結合装置およびその製造方法 - Google Patents

薄型電荷結合装置およびその製造方法

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JPH0590303A
JPH0590303A JP4062582A JP6258292A JPH0590303A JP H0590303 A JPH0590303 A JP H0590303A JP 4062582 A JP4062582 A JP 4062582A JP 6258292 A JP6258292 A JP 6258292A JP H0590303 A JPH0590303 A JP H0590303A
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Richard R Poole
リチヤード・アール・プール
Enrique GARCIA
エンリケ・ガルシア
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Abstract

(57)【要約】 【目的】 本発明は、非常に平坦で厚さの薄い電荷結合
装置を形成する方法を提供することを目的とする。 【構成】 予め定められた所望の厚さより大きい厚さを
有する電荷結合装置を形成して平坦なガラス基体に熱硬
化エポキシを使用して結合し(2)、酸化アルミニウム
研磨剤による研磨とコロイドシリカによる研磨との2段
階の化学・機械プロセスを使用して前記所望の厚さに電
荷結合装置を薄くするステップ(3)を含むことを特徴
とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電荷結合装置、特に装置
の背面の照明が量子効率およびUVスペクトル応答を改
良することを可能にする薄くされた装置に関する。本発
明はまたこの様な電荷結合装置を薄くする改良された方
法に関する。
【0002】
【従来の技術】電荷結合装置は典型的にシリコンから形
成され、シリコン結晶格子の特性を利用することによっ
て固体状態の画像装置として使用される。結晶形態にお
いて、シリコンの各原子はその隣接する原子と共有結合
される。約1.1 Vのエネルギギャップより大きいエネル
ギは結合を破壊して電子孔対を生成するために要求され
る。1μmより短い波長の光子の形態で入射した電磁放
射線は結合を破壊し、電子孔対を生成する。
【0003】入来した光の波長および光子吸収の深さは
直接関連しており、波長が短いとそれだけシリコンへの
透過の深さは短くなる。シリコンはほぼ1100nmの波長で
透明になり、 400nmより短い波長で光に対して本質的に
不透明である。高エネルギ粒子、X線および宇宙線は数
千の結合を破壊することができ、したがって過度の露出
は結晶格子に損傷を与える。結合はまた熱振動によって
破壊されることができる。室温において、ほぼ50個の結
合/秒/μm3 が破壊され、連続的に再結合される。熱
エネルギによる電子孔対の生成率は高度に熱依存性であ
り、冷却を通じて随意に低下されることができる。
【0004】入射した光子によって生成された電荷を測
定するためにこの電荷を収集する手段を設ける必要があ
る。したがって、二酸化シリコンの薄層がシリコンのセ
クション上で成長させられ、導電ゲート構造が酸化物上
に設けられる電位ウェル概念が発達される。ゲート構造
は列および行のアレイで形成され、したがって種々のゲ
ート素子に正の電位を与えることによって入来した光子
によって生成された自由電子が蓄積されることができる
空乏領域を生成することができる。
【0005】隣接したゲートに与えられた電位を制御す
ることによって、空乏領域、すなわち自由電子を含むウ
ェルは列または行に沿って移動させられることができる
ため、信号は最終的にアレイのエッジで出力されること
ができる。典型的にゲート構造は、電位ウェルが出力装
置にシリコンを通って容易に移動されるように多数の位
相、特に3相で構成される。
【0006】実際、ウェルおよびウェルの移動はシリコ
ン・二酸化シリコン境界面に沿って行われるのではな
く、表面下に埋設されたチャンネル中で生じる。埋設さ
れたチャンネルは境界状態の妨害を受けず、したがって
ウェルからウェルへの能率的な電荷伝送が確保される。
電荷結合装置の動作は電気信号を遅延するために一般に
使用されるバケットブリゲイド回路に類似している。
【0007】
【発明が解決しようとする課題】出力増幅器の反対側に
配置されたウェルからの電荷は数百の伝送を経なければ
ならないため、量子効率およびスペクトル応答特性のよ
うな電荷結合装置の電荷伝送効率が最も重要である。こ
れらの考慮は、著しく低い光レベルが感知されたときに
特に重要である。
【0008】光は通常二酸化シリコン層中のゲートを通
過させられることによって電荷結合装置に入る。ゲート
は通常長い波長に対してかなり透明であるが、400nm よ
り短い波長で不透明になる非常に薄いポリシリコンから
形成される。したがって、短い波長ではゲート構造は入
来光を減衰させる。
【0009】この問題を克服するために、酸エッチング
技術を使用してほぼ10μmの厚さに電荷結合装置が実際
に均一に薄くされている。薄型電荷結合装置を使用する
と、入来光を減衰するゲート構造が存在しない電荷結合
装置の後側に画像の焦点を結ばせることが可能になる。
薄型電荷結合装置はスペクトルの軟X線から近赤外線領
域までの光に対して高い感度を示す。
【0010】図1のAは典型的な厚いボディの電荷結合
装置の断面を概略的に示す。装置はシリコンボディ2、
二酸化シリコン層4および二酸化シリコン層上に形成さ
れたゲートアレイ6を含む。シリコン2の前面を照明し
たときの入来光は矢印8によって示されている。図1の
Bは光が後側を照明した薄型電荷結合装置の断面を示
す。ほぼ10μmの厚さを有する薄型電荷結合装置は、改
良された量子効率およびUVスペクトル応答を有する。
【0011】通常の電荷結合装置の薄型化はフッ化水
素、硝酸および酢酸(HNA)の酸混合物或は水酸化カ
リウムのような化学エッチング剤を使用して行われた。
しかしながら、これらのエッチング剤はほぼ 500オング
ストロームの変動および頻繁なエッチピットで粗く形成
される。結果的な表面はかなり皺が生じ、支持基体に結
合することによって平坦にされた場合、著しい非平坦性
が残った。そのような非平坦性は特性を劣化させ、特に
高速光学システム(小さいf数)で使用される場合にそ
れが著しい。薄型材料はこれらの動作のいずれに対して
も非常に脆弱であるため、この薄型化技術により厚い
(500 μm)の境界領域または輪状構造が装置処理およ
び装置の電気接触へのワイヤ結合のために要求される。
したがって、輪状領域はそれがエッチングされ薄くされ
ないために装置の処理中に適切に区別される。水酸化カ
リウムは異方性エッチング剤であり、したがって画素の
直ぐ後方のシリコンだけをエッチングし、結果的に図1
のBに示されているようなシリコンの長方形ループに結
合された長方形の膜を形成する。この構造は薄型化する
ために機械的な支持を要求しない。しかしながら少し曲
げられた平坦でない電荷結合装置シリコン膜を生じる。
一般に化学エッチング剤は非常に強く、変動する反応速
度を有し、それによってエッチング率を制御することを
困難にし、生産率を非常に低くする。
【0012】化学エッチング剤による湿式エッチングに
対して使用される技術は、電荷結合装置の画素面が化学
エッチング中保護されることを要求し、典型的に電荷結
合装置の画素面は支持基体をワックスで結合され、後面
はエッチングされる。その後電荷結合装置は適切な支持
を行うために第2の光学的に透明な基体に移動される。
この技術は2つの主な欠点を有する。第1に、必要とさ
れる過度の処理は電荷結合装置に損傷を与える可能性を
著しく高める。第2に、光学的に透明な基体に取付けら
れた電荷結合装置の後面は光が通常の使用の下で通過し
なければならず、それによって付加的な減衰を発生させ
る2つの層を有する。
【0013】本発明の主な目的は、結果的に改良された
装置を生成し、λ/2またはそれより良好な平坦度を提
供するように電荷結合装置を薄型にする方法を提供する
ことである。本発明の別の目的は照明が付加的な支持構
造を通過することを必要とせずに後面が直接照明される
薄い電荷結合装置を提供することである。本発明の別の
目的は、典型的な電荷結合装置パッケージ中に容易に取
付けられるように構成された薄い電荷結合装置を提供す
ることである。
【0014】
【課題解決のための手段】本発明は従来技術の欠点を克
服する電荷結合装置を薄くする方法に関する。標準的な
厚い電荷結合装置は電荷結合装置に適合された熱膨脹係
数を有する透明なガラス基体に取付けられた画素面を有
する。この結合は熱硬化性エポキシの薄い層を使用して
行われる。電荷結合装置の後面のシリコンは2段階の化
学機械プロセスを使用して10±0.5 μmに薄くされる。
バルクシリコンは 700マイクログリットの酸化アルミニ
ウム研磨剤により75μmに薄くされ、その後80nmグリッ
トコロイド状シリカを使用して10μmに薄くされ研磨さ
れる。このプロセスにおける2つ重要な発展部分は:
【0015】(1)光学的に平坦なガラス基体へシリコ
ン電荷結合装置を均一な低い応力で結合四、それにより
電荷結合装置に機械的な支持を提供し、ラップおよび研
磨技術により10μm以下への薄型化を可能にする組成構
造を生成するのための技術の開発と、(2)薄型化中に
材料除去を制御するために修正された高精度のラップ/
研磨固定装置の使用である。
【0016】装置のアルミニウム結合パッドへの後側か
らのアクセスは光リソグラフパターニングおよび結合パ
ッドの上方のシリコンの反応イオンエッチングによって
行われる。その後電荷結合装置はパッケージされ、薄い
シリコン/ガラスサンドイッチ構造を支持させ、無妨害
後側照明を行わせる構造でワイヤ結合される。
【0017】本発明の方法を使用すると、薄型シリコン
膜は適切な支持のために堅牢で平坦な滑らかなガラス基
体に固定される。研磨ステップは結果的に表面損傷また
は欠陥のない鏡面状の光学的に滑らかな面を生じる。薄
くされた後面のシリコンは通常の電荷結合装置使用中に
入来した光を減衰、或は歪ませる被覆構造を持たない。
結果的な電荷結合装置のパッケージは、アルミニウム結
合パッドがパッケージ開口に面しているため装置のゲー
ト側が照明された状態と同様に容易である。
【0018】
【実施例】本発明はウェハ形態で購入される標準的な市
販の厚い電荷結合装置をスタート材料として使用し、こ
のウェハは複数の装置を含む。本発明の構成のために選
択された装置は、フォードエアロスペース社、現在のロ
ーラル社によって生成されたFA1024Lサイエンティフ
ィック画像装置であり、前面照明用に設計された3相の
1024×1024の完全フレーム画像装置である。候補となる
装置はウェハレベルでプローブされ、動作装置が選択さ
れる。
【0019】選択後、ウェハは支持基体に対してワック
スで付着され、本発明の工程を表わしている図2のステ
ップ1に示されているようにウェハダイスソー上でさい
の目に切られる。さいの目に切られた後、ダイはさいの
目に切られたときに使用されたワックス残留物を全てに
除去するようにトリクロロエチレン中で完全に洗滌され
る。これに続いてアセトン洗滌およびプロパノールリン
スが行われる。
【0020】その後、ダイの画素面は 300倍の顕微鏡で
光学的に検査され、任意の製造汚点の位置が観察され
る。これらの表面欠陥は高さを持たず、また装置特性に
影響しないが、それらは次の結合プロセス中に判定され
る微粒子による汚染ではないことを知るためにこの点で
観察される。その後、各装置に対して選択されたダイは
以降の処理のために分離され蓄積される。
【0021】その後、ガラス基体は11/2'' ×11/2''
平方の80ミルの厚さのショッツキZNK7 ガラスを使用
して形成される。各基体面の1側は、単色ヘリウム光を
使用して1/10光波光学的平面で測定されたときにλ/
2またはそれより良好の平面公差に研磨される。
【0022】研磨された基体はトリクロロエチレン中で
洗滌され、アセトンおよびプロパノールリンスによって
後続される。その後、基体は以降の処理のために蓄積さ
れる。
【0023】結合の準備のおいて、ガラス基体および電
荷結合装置ダイの両者は以下のプロセスによって最終的
な洗滌を行われる。ダイまたは基体は最初にアセトン中
でリンスされ、プロパノールによって後続される(各リ
ンス中でほぼ60秒)。その後、それはほぼ3分間ソフト
ポリプロピレンパッドおよび洗剤/水の1/64混合物を
使用して洗濯される。これは脱イオン水流中の4分間の
リンスおよびフィルタ処理された乾燥脱イオン窒素を使
用した吹付け乾燥によって後続される。基体またはダイ
は高強度の512nm ウェハ検査ランプ下で検査され、任意
の微粒子単位の物質が発見された場合、洗滌処理が反復
される。清潔な場合、ダイおよび基体の両者は結合まで
の蓄積のために0.2 μmのフィルタ処理されたプロパノ
ールを含むビーカ中に浸漬される。
【0024】結合ステップは図2のステップ2に示され
ており、クラス10の清潔な室中で行われることが好まし
い。電荷結合装置は予め結合固定装置中に位置されてい
るガラス基体上に画素面を下方に向けて配置される。電
荷結合装置をガラス基体に固定した後固定装置および装
置/基体構造は反転され、装置と基体との間のインター
フェイスは512nm の単色光の下で検査される。電荷結合
装置と基体との間に0.5 μmより大きい微粒子がない場
合、基体を通して見られる規則的な一連のフリンジが存
在し、減少しているが、装置のエッジ方向に規則的な間
隔を付けられている。粒子が存在した場合、フリンジパ
ターンは規則的ではなく、汚染によって包囲され、歪め
られている。インターフェイスに粒子がないか、或は0.
5 μmより小さい粒子を有している場合、装置/基体構
造は真空の結合装置に移動される。
【0025】少量のほぼ10μl予め排気された、0.5 μ
mのフィルタ処理されたエポテック377 エポキシは隣接
して、しかし接触せずにガラス基体上の装置に付着され
る。結合固定装置中の圧力は1μmのHgに減少され、
3分間このレベルで保持させられる。この期間中、全空
気は電荷結合装置とガラス基体の間から除去される。そ
の後、60℃±1℃に電荷結合装置/基体温度を上昇させ
るように結合固定装置内のヒータが付勢される。結合固
定装置はまた2つの真空フィードスルーマニピュレータ
プローブを含み、60℃の点に達したとき、これらのマニ
ピュレータが使用されて電荷結合装置を柔らかく押込ん
で予め付着された377 エポキシスポットに接触させる。
この接触が生じたときに、エポキシは毛管作用で電荷結
合装置の下に急速に引込まれ、完全な結合が生じる。
【0026】真空下におけるこのエポキシの引込みは気
泡が装置とガラス基体との間に発生することを防止す
る。その後、真空はゆっくり取除かれ、装置/基体構造
は真空結合装置から除去され、温度制御されたホットプ
レートに移動され、10分間ほぼ80℃に加熱され、その後
周辺温度に冷却される。
【0027】この加熱段階はエポキシ層が気泡および微
粒子に対して検査されるように部分的に硬化されたエポ
キシを凝固する。気泡または微粒子がない場合、装置/
基体構造は空気プレス・ヒータ上に配置され、エポキシ
は特に図6に示されたスケジュールで硬化される。硬化
スケジュールでの最終ステップ後、結合された電荷結合
装置/基体は3時間以上の時間で冷却される。この時点
で、電荷結合装置は0.2 μm内に光学的に平坦なガラス
基体に均一に結合される。
【0028】その後、結合された電荷結合装置/基体装
置はプレス・ヒータから取除かれ、全体的な検査後図2
のステップ3に示されるようにシリコンを薄くするため
のラップおよび研磨ステップに対する準備ができる。
【0029】プロセスのこの部分の間中、電荷結合装置
は 500μmの最初の厚さから10μm±0.5 μmに薄くさ
れ、0.25μmの厚さの均一性を有する。装置の表面はλ
/2またはそれより良好な平坦さを有する。さらに、材
料が除去される装置面はほぼ完全に加工による損傷を受
けていない。これらの結果は、図3に示されたように主
に修正されたMI165 ラップ/研磨固定装置の使用によ
り実現可能になる。
【0030】図3に示されたラップ/研磨固定装置を使
用した場合、電荷結合装置/基体構造は最初に70℃でワ
ックスにより加工ホルダ15に結合される。膨脹係数の不
整合による電荷結合装置/基体構造の歪みを防止するた
めにアンバーから形成されたこの加工ホルダ15は導入管
11上にねじで結合される。ガラス基体12の露出面は、ハ
ウジング16に関して導入管を傾斜することによって面リ
ング14の表面に平行にされる。これは、その一方だけが
示されている2つのマイクロメータ傾斜ねじ13により
行われる。これらの調節を行い、ラップ/研磨速度を確
認する測定は、0.1 μmの最小の分解能を有する電
気ゲージにより行われる。電荷結合装置10は面リングに
平行なガラス基体12に平行であるため、電荷結合装置は
面リングに平行である。ラップおよび研磨中、面リング
は回転ラップ板の表面上でスライドする。導入管は垂直
に移動することができ、重錘17が負荷されたときに、ラ
ップ板上に電荷結合装置を押付ける。したがって、シリ
コンは2秒内に装置の画素側に平行な平面またはアーク
で電荷結合装置の背面からラップされ研磨される。
【0031】電荷結合装置/基体構造を保持しているラ
ップ/研磨固定装置は鋳鉄ラップ板上に加工側を下方に
向けて位置され、重錘17の1.65KGにより負荷される。
ラップ板が回転すると、700 グリット(14.5μm)がそ
の表面に与えられ、結果的に12±0.5 μm/分のシリコ
ン材料除去速度を生じる。このラップ方法は、電荷結合
装置が75μm±0.5 μmの厚さに減少されるまで連続さ
れる。その後、固定装置はラップ板から除去され、5分
間脱イオン水流中で完全に洗滌される。その後、ラップ
/研磨固定装置は第2のラップ板上に位置され、それは
その表面に結合されたポリウレタン研磨パッドを有す
る。コロイド状のシリカは、最終的な厚さに電荷結合装
置を研磨する研磨組成物として使用される。このステッ
プ中ラップ/研磨固定装置はさらに1.65KGの重さで負
荷され、シリコン材料の除去速度は10μm±1μm/時
である。電荷結合装置の薄型化は、10μmの装置の厚さ
が得られたときに終了する。これを検査するために装置
/基体構造は加工ホルダから取外され、トリクロロエチ
レンにより完全に洗滌される。
【0032】最終的なシリコンの厚さは、図4に示され
ているようにHeNeシリコンレーザ厚さ測定装置によ
り測定される。厚さ測定装置はHeNeレーザ18、チョ
ッパ20、ビーム分割器22、可動X−Y段24、検出として
のシリコンフォトダイオード26およびロックイン増幅器
28を使用する。HeNe光は最初にガラス側から装置/
基体構造を通して、エポキシ、シリコンを通って光検出
器に投射される。簡単な計算によってマイクロメータに
おけるシリコンの厚さにロックイン増幅器の出力を変換
し、光路に含まれるガラス、エポキシ、空気および境界
部の影響を補償する。必要に応じて、電荷結合装置は、
10±0.5 μmの厚さの点に達するまで前に示されたよう
に再研磨され、再検査される。
【0033】実験中、薄い8個の装置が10μmの公称シ
リコン厚さにおいて±0.28μmであったときに、シリコ
ンの厚さの変動が得られることが認められた。測定装置
の位置変動は±0.017 μmである。研磨技術を使用して
得られたシリコン面の粗さは非常に低く、数十オングス
トロームである。
【0034】図2に示された薄型化ステップ3の終了
後、電荷結合装置の結合パットは後側から露出されるこ
とが必要である。電荷結合装置はその画素面でガラス基
体に結合されているため、電気結合パッドはシリコンの
下に埋設される。結合パッドにアクセスするために、図
2に示された第4のステップが行われなければならな
い。このステップは、エッチングステップがシリコンを
除去するために行われるように、最初にパッド上方の後
側シリコンをリソグラフによりパターン化することによ
って行われる。シリコンは100 ワットのパワーおよび2
トルの圧力でCF4/O2 プラズマ中でエッチングされ
る。シリコンは約数分で除去される。しかしながら、フ
ィールド酸化物は依然としてアルミニウム結合パッドを
カバーする。この二酸化シリコンは10:1 のバッファさ
れたHF酸化物エッチンクで除去される。
【0035】酸化物除去はエッチング剤がアルミニウム
結合パッドも除去するため、注意深く行われなければな
らない。酸化物は気泡がエッチング剤に現れたときに完
全に除去される。その後、装置はアルミニウム結合パッ
ドのエッチングを最小にするために迅速にリンスされ
る。アルミニウム結合パッドが図2のステップ4で露出
された後、装置/基体構造は図5において部分的に断面
で示されているように現れる。構造はガラス基体30、エ
ポキシ層32、パッシベイション被覆ガラス層34、露出さ
れたアルミニウム結合パッド36および薄くされたシリコ
ンボディの残りのもの38を含む。
【0036】結合パッドの露出後、装置は図2のステッ
プ5に示された寸法に切断される準備ができている。電
荷結合装置構造の最終的な大きさへの切断は、最終的な
構造の面積が0.70平方インチであるようにマイクロ自動
ダイシングソーを使用して行われる。その後、構造はオ
ーガット/アイソトロピック社から入手されたPI−45
96Sパッケージに取付けられる。装置は薄型背面シリコ
ン面がパッケージの開放面に向けられるように取付けら
れる。アルミニウム結合パッドは標準的な配線結合技術
を使用してパッケージピンに容易に配線結合される。
【0037】上記から本発明は、記録されるべき画像か
らの光を受信するように後面が滑らかに薄くされ、光が
歪曲または少し減衰されることなく薄型シリコン材料を
通過する画像用電荷結合装置を提供することは明らかで
ある。平面構造を有する装置は標準的な市販のパッケー
ジに容易に取付けられる。
【図面の簡単な説明】
【図1】厚いおよび薄い電荷結合装置の各断面図。
【図2】本発明の基本ステップの説明図。
【図3】ラップおよび研磨するために本発明において使
用される固定装置の概略図。
【図4】薄型電荷結合装置の最終的な厚さを測定するた
めに使用される厚さ測定技術を示す概略図。
【図5】露出されたアルミニウム結合パッドを備えた薄
型電荷結合装置の部分的な断面図。
【図6】ガラス基体に電荷結合装置を結合するエポキシ
の硬化に対する時間−温度スケジュール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エンリケ・ガルシア アメリカ合衆国、コネチカツト州 06482、 サンデイー・フツク、アルバーツ・ヒル・ ロード 12

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 予め定められた所望の厚さより大きい厚
    さを有する電荷結合装置を形成し、 2段階の化学・機械プロセスを使用して前記所望の厚さ
    に前記電荷結合装置を薄くするステップを含む薄型電荷
    結合装置を形成する方法。
  2. 【請求項2】 前記電荷結合装置と光学的に平坦なガラ
    ス基体が電荷結合装置の画素と基体の光学的に平坦な面
    との間に平行関係を生成するように結合される請求項1
    記載の方法。
  3. 【請求項3】 電荷結合装置は前面に画素を有し、前面
    は電荷結合装置の後面が薄くされている間電荷結合装置
    が支持されるように透明なガラス基体に取付けられてい
    る請求項1記載の方法。
  4. 【請求項4】 さらに前記電荷結合装置を薄くした後、
    装置中に埋設された結合パッドを露出するためにエッチ
    ング技術を使用して前記電荷結合装置の後側から材料を
    除去するステップを含んでいる請求項1記載の方法。
  5. 【請求項5】 前記電荷結合装置は単一ウェハ上に設け
    られた複数の装置として形成され、前記方法は、 ウェハレベルで電荷結合装置を検査し、 検査された装置から満足できる装置を選択し、 個々のダイに電荷結合装置を分離するようにウェハをさ
    いの目に切るステップを含んでいる請求項1記載の方
    法。
  6. 【請求項6】 ほぼ10μmの厚さを有し、光が後面を通
    して受光されるように後面がラップされ、研磨されてい
    るシリコンボディと、 このシリコンボディの前面上に配置された複数のゲート
    と、 後面から露出され、前記ゲートに電気的に接続された複
    数の結合パッドとを含んでいる薄型電荷結合装置。
  7. 【請求項7】 前面は電荷結合装置と基体との結合構造
    を形成するガラス基体に取付けられている請求項6記載
    の方法。
  8. 【請求項8】 電荷結合装置はエポキシを使用してガラ
    ス基体に取付けられている請求項7記載の方法。
  9. 【請求項9】 さらにボディおよび基体装置が取付けら
    れたパッケージを含み、このパッケージは接触ピンおよ
    び開放面を含み、前記後面は前記開放面と並置してお
    り、前記結合パッドは前記接触ピンにワイヤ結合されて
    いる請求項8記載の薄型電荷結合装置。
  10. 【請求項10】 後面はλ/2またはそれより良好な平
    坦度を有している請求項6記載の薄型電荷結合装置。
JP4062582A 1991-03-18 1992-03-18 薄型電荷結合装置およびその製造方法 Pending JPH0590303A (ja)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL100979A0 (en) * 1991-03-18 1992-11-15 Hughes Aircraft Co Method for establishing an electrical field at a surface of a semiconductor device
US5977575A (en) * 1992-04-27 1999-11-02 Seiko Instruments Inc. Semiconductor sensor device comprised of plural sensor chips connected to function as a unit
US5270221A (en) * 1992-11-05 1993-12-14 Hughes Aircraft Company Method of fabricating high quantum efficiency solid state sensors
US5441591A (en) * 1993-06-07 1995-08-15 The United States Of America As Represented By The Secretary Of The Navy Silicon to sapphire bond
US5600130A (en) * 1994-06-17 1997-02-04 The Regents Of The University Of Colorado Two-dimensional optoelectronic array module
ATE350765T1 (de) * 1994-07-26 2007-01-15 Koninkl Philips Electronics Nv Verfahren zur herstellung einer halbleitervorrichtunng und eine halbleitervorrichtung
US5597767A (en) * 1995-01-06 1997-01-28 Texas Instruments Incorporated Separation of wafer into die with wafer-level processing
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5708264A (en) * 1995-11-07 1998-01-13 Eastman Kodak Company Planar color filter array for CCDs from dyed and mordant layers
US5677202A (en) * 1995-11-20 1997-10-14 Eastman Kodak Company Method for making planar color filter array for image sensors with embedded color filter arrays
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US5786236A (en) * 1996-03-29 1998-07-28 Eastman Kodak Company Backside thinning using ion-beam figuring
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5904495A (en) * 1997-06-11 1999-05-18 Massachusetts Institute Of Technology Interconnection technique for hybrid integrated devices
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6563133B1 (en) 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
JP3911174B2 (ja) * 2002-03-01 2007-05-09 シャープ株式会社 半導体素子の製造方法および半導体素子
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
JP6779574B2 (ja) * 2016-12-14 2020-11-04 株式会社ディスコ インターポーザの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59207639A (ja) * 1983-05-11 1984-11-24 Matsushita Electric Ind Co Ltd 固体撮像装置の検査方法
JPS6211393A (ja) * 1985-07-09 1987-01-20 Toshiba Corp 固体撮像装置の試験用プロ−ブ基板
JPH01154559A (ja) * 1987-10-29 1989-06-16 Tektronix Inc 集積回路及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3965568A (en) * 1973-08-27 1976-06-29 Texas Instruments Incorporated Process for fabrication and assembly of semiconductor devices
US4197633A (en) * 1977-09-01 1980-04-15 Honeywell, Inc. Hybrid mosaic IR/CCD focal plane
US4321747A (en) * 1978-05-30 1982-03-30 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a solid-state image sensing device
GB2056172B (en) * 1979-07-25 1983-04-27 Rca Corp Manufacture of thinned substrate imagers
US4266334A (en) * 1979-07-25 1981-05-12 Rca Corporation Manufacture of thinned substrate imagers
CA1115852A (en) * 1980-01-09 1982-01-05 Jacques R. St. Louis Mounting and packaging of silicon devices on ceramic substrates, and assemblies containing silicon devices
US4465549A (en) * 1984-01-26 1984-08-14 Rca Corporation Method of removing a glass backing plate from one major surface of a semiconductor wafer
US4876222A (en) * 1987-09-25 1989-10-24 Texas Instrument Incorporated Semiconductor passivation
US4814283A (en) * 1988-04-08 1989-03-21 General Electric Company Simple automated discretionary bonding of multiple parallel elements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59207639A (ja) * 1983-05-11 1984-11-24 Matsushita Electric Ind Co Ltd 固体撮像装置の検査方法
JPS6211393A (ja) * 1985-07-09 1987-01-20 Toshiba Corp 固体撮像装置の試験用プロ−ブ基板
JPH01154559A (ja) * 1987-10-29 1989-06-16 Tektronix Inc 集積回路及びその製造方法

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Publication number Publication date
US5162251A (en) 1992-11-10
IL100978A (en) 1995-08-31
IL100978A0 (en) 1992-11-15
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EP0505130A3 (en) 1992-09-30
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