JPH0588036U - Clock pulse phase adjustment circuit - Google Patents
Clock pulse phase adjustment circuitInfo
- Publication number
- JPH0588036U JPH0588036U JP027410U JP2741092U JPH0588036U JP H0588036 U JPH0588036 U JP H0588036U JP 027410 U JP027410 U JP 027410U JP 2741092 U JP2741092 U JP 2741092U JP H0588036 U JPH0588036 U JP H0588036U
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- delay
- data
- digital data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 デジタルデータ通信の受信系において、入力
されたディジタルデータに対するサンプリング用クロッ
クパルスの位相を常に適切に自動調整する。
【構成】 入力ディジタルデータDI1と位相同期し、且
つそのデータ通信周波数のクロックパルスCK01をクロ
ックパルス発生回路1で発生し、このクロックパルスC
K01をクロックパルス遅延回路2で遅延時間制御信号S
dcに応じて遅延して遅延クロックパルスCKd1をつく
り、この遅延クロックパルスCKd1でサンプル・ホール
ドされた遅延データDd1と入力ディジタルデータDI1と
の比較判定信号Sdet に応じて遅延時間制御回路5で遅
延時間制御信号Sdcを発生させる。
(57) [Abstract] [Purpose] In the receiving system of digital data communication, the phase of the sampling clock pulse with respect to the input digital data is always properly and automatically adjusted. [Structure] A clock pulse CK 01 having a phase synchronized with input digital data D I1 and having a data communication frequency is generated by a clock pulse generation circuit 1, and this clock pulse C
K 01 is applied to the clock pulse delay circuit 2 for delay time control signal S
delayed make delayed clock pulse CK d1 in response to dc, the delay time control in accordance with the comparison judgment signal S det at the delayed clock pulse CK d1 sample and hold has been a delay data D d1 and the input digital data D I1 The circuit 5 generates the delay time control signal S dc .
Description
【0001】[0001]
本考案は、デジタルデータ通信の受信系またはデータ記録媒体からのデジタル データ再生系におけるクロックパルスの自動位相調整に関する。 The present invention relates to automatic phase adjustment of clock pulses in a digital data communication receiving system or a digital data reproducing system from a data recording medium.
【0002】[0002]
データ信号とは別にクロックパルスを送信しない非同期のデータ通信の受信系 や、一般にこれもデータ信号とは別にクロックパルスを再生しないデータ記媒体 からのデジタルデータ再生系において、受信あるいは再生されたデジタルデータ をそのデータ通信速度と等しい周波数のクロックパルスによってサンプリングし 、ホールドしてデータをクロックパルスに同期化することによって、その後段で のデータ処理を容易にすることが一般に行われている。データを同期化するこの クロックパルスは、正しく入力データをサンプリングしホールドするために、デ ジタルデータとして信号振幅が不安定なデータの切り替わり時点付近を避けてサ ンプリングしホールドすることが必要である。 Digital data received or reproduced in a receiving system for asynchronous data communication that does not transmit a clock pulse separately from the data signal, or in a digital data reproducing system from a data storage medium that also does not reproduce a clock pulse separately from the data signal. Is generally sampled by a clock pulse having a frequency equal to the data communication speed and held to synchronize the data with the clock pulse, thereby facilitating data processing in the subsequent stage. In order to correctly sample and hold the input data, this clock pulse that synchronizes the data needs to be sampled and held around the switching point of the data where the signal amplitude is unstable as digital data.
【0003】 特に入力データの信号波形の歪が大きい場合や、データ周波数に対するサンプ リング・ホールド回路のスルーレートが十分に高くない場合や、サンプリング・ ホールド回路のスルーレートのばらつきが大きい場合や、入力データ周期が時間 軸変動を持つ場合などは、実際のサンプリング・ホールド回路が動作している状 態で最適なサンプリング・ホールドのタイミングが得られるようにクロックパル スのデータに対する位相を調整する必要がある。In particular, when the distortion of the signal waveform of the input data is large, when the slew rate of the sampling and holding circuit with respect to the data frequency is not sufficiently high, or when the slew rate of the sampling and holding circuit varies widely, If the data cycle has time-axis fluctuations, it is necessary to adjust the phase of the clock pulse to the data so that the optimum sampling and holding timing can be obtained while the actual sampling and holding circuit is operating. is there.
【0004】 図7aに示すように、従来のクロックパルスの位相調整回路は、入力されるデ ジタルデータDI2に位相同期し且つそのデータ通信速度と等しい周波数のクロッ クパルスCK02を発生するクロックパルス発生回路6と、このクロックパルスC K02を入力とし、クロックパルスCK02の位相を遅延させた遅延クロックパルス CKd2を出力し、且つその遅延時間が可変であるクロックパルス遅延回路7によ って構成されている。As shown in FIG. 7A, a conventional clock pulse phase adjusting circuit is a clock pulse that generates a clock pulse CK 02 having a frequency that is phase-locked to the input digital data D I2 and is equal to the data communication speed. The generation circuit 6 and the clock pulse delay circuit 7 which receives the clock pulse C K 02 as an input, outputs the delayed clock pulse CK d2 in which the phase of the clock pulse CK 02 is delayed, and has a variable delay time. Is configured.
【0005】 この回路では、図7bに示すように、出力される遅延クロックパルスCKd2の 位相はクロックパルス遅延回路7の遅延時間可変機能により、調整者またはそれ に準ずる機械が実際に回路を動作させた状態で入力デジタルデータDI2の波形あ るいは遅延クロックパルスCKd2によってサンプリング・ホールドされた遅延デ ータDd2の波形あるいはその両者および遅延クロックパルスCKd2との位相関係 などを観察し、誤りのない安定なサンプル・ホールドができるタイミングが得ら れるようにクロックパルス遅延回路7における遅延時間Td2の調整、すなわち遅 延クロックパルスCKd2の位相調整を行っていた。In this circuit, as shown in FIG. 7b, the phase of the delayed clock pulse CK d2 to be output is adjusted by the delay time variable function of the clock pulse delay circuit 7 so that the coordinator or a machine equivalent thereto actually operates the circuit. input waveform Oh Rui digital data D I2 observes and phase relationship between the delayed clock pulse CK d2 waveform or both and delayed clock pulses CK d2 of delay data D d2 sampled hold by while being The delay time T d2 in the clock pulse delay circuit 7, that is, the phase of the delayed clock pulse CK d2 is adjusted so as to obtain a timing that allows stable and error-free sample and hold.
【0006】[0006]
このような従来のクロックパルス発生回路では、調整に時間を要するばかりで なく、人が調整を行う場合には人的要因による品質のばらつきが生じたり、また 機械によって調整を行う場合においても調整し終わった後での温度や湿度などの 環境の変化による調整器も含めた回路の特性の変化や、入力される信号波形のち がいにより必ずしも調整完了時点での調整点が最適とならない場合もあるという 問題点があった。 In such a conventional clock pulse generation circuit, not only time is required for adjustment, but also when humans make adjustments, quality variations due to human factors occur, and adjustments are also made when making adjustments by machines. It is said that the adjustment point at the time of completion of adjustment may not always be optimal due to changes in the characteristics of the circuit including the adjuster due to changes in the environment such as temperature and humidity after completion, and differences in the input signal waveform. There was a problem.
【0007】 それ故に本考案の目的は、クロックパルスの位相を自動的に調整し、かつ回路 動作中は常時または随時自動位相調整を行うことによって、調整に要する時間を なくし、調整による品質のばらつきをなくし、かつ環境が変化したり入力データ の波形特性が変化するなどしても常に適切な位相に調整されたクロックパルスを 発生させる回路を提供することである。Therefore, an object of the present invention is to automatically adjust the phase of the clock pulse and to perform the automatic phase adjustment constantly or at any time during the operation of the circuit so that the time required for the adjustment can be eliminated and the variation in the quality due to the adjustment can be eliminated. The purpose of the present invention is to provide a circuit that always generates a clock pulse adjusted to an appropriate phase even when the environment changes or the waveform characteristic of input data changes.
【0008】[0008]
従って、上述の目的を達成するために本考案は、入力されたデジタルデータに 位相同期し、かつそのデータ通信速度と等しい周波数のクロックパルスを発生す るクロックパルス発生部と、このクロックパルスを入力して、遅延時間制御部か らの遅延時間制御信号に応じて位相を遅延させた遅延クロックパルスを出力する クロックパルス遅延部と、この遅延クロックパルスとディジタルデータとを入力 し、遅延クロックパルスの立ち上がり又は立ち下がりの時点でデジタルデータを 保持して、遅延データを出力するデータ遅延部と、この遅延データとディジタル データとを比較判定し判定信号を出力するデータ比較部と、この判定信号に応じ てクロックパルス遅延部の位相遅延時間を変化させる遅延時間制御信号を出力す る遅延時間制御部とを備えたものである。 Therefore, in order to achieve the above-mentioned object, the present invention provides a clock pulse generator that is phase-locked to input digital data and generates a clock pulse having a frequency equal to the data communication speed. Then, the clock pulse delay unit that outputs the delayed clock pulse whose phase is delayed according to the delay time control signal from the delay time control unit and the delayed clock pulse and the digital data are input, and the delay clock pulse A data delay section that holds digital data at the time of rising or falling and outputs delay data, a data comparison section that compares and judges the delay data and digital data, and outputs a judgment signal, and Delay control that outputs a delay time control signal that changes the phase delay time of the clock pulse delay unit It is those with a door.
【0009】[0009]
本考案によって発生された遅延クロックパルスが、上述の課題を解決する自動 的に適切な位相調整されたクロックパルスとなる。 The delayed clock pulse generated by the present invention becomes an automatically appropriate phase-adjusted clock pulse that solves the above problems.
【0010】[0010]
次に、本考案の一実施例について図1〜図6を参照して説明する。 Next, an embodiment of the present invention will be described with reference to FIGS.
【0011】 図1において、1はクロックパルス発生回路であって、入力されたディジタル データDI1に位相同期し、且つそのデータ通信周波数と等しい周波数のクロック パルスCK01を発生する。このクロックパルス発生回路1は図2に示すように、 同期検出器8で入力ディジタルデータDI1の同期検出を行い、その検出された同 期信号Ssyと位相同期するようにデータ通信周波数で発振する電圧制御発振器1 0を制御するフェイズ・ロックド・ループ(PLL)の構成をなす発振回路によ って実現される。In FIG. 1, reference numeral 1 denotes a clock pulse generation circuit, which generates a clock pulse CK 01 having a frequency which is phase-synchronized with the input digital data D I1 and is equal to the data communication frequency. As shown in FIG. 2, the clock pulse generating circuit 1 detects the synchronization of the input digital data D I1 with the synchronization detector 8 and oscillates at the data communication frequency so as to be in phase synchronization with the detected synchronous signal S sy. It is realized by an oscillating circuit having a phase-locked loop (PLL) configuration for controlling the voltage-controlled oscillator 10.
【0012】 図1に示すクロックパルス遅延回路2は、クロックパルス発生回路1によって 発生されたクロックパルスCK01を入力とし、これを位相遅延した遅延クロック パルスCKd1を生成し、かつこの遅延時間が後述する遅延時間制御回路5からの 遅延時間制御信号Sdcによって可変される機能を有し、例えば図3aに示すよう に、入力端子Dに入力される信号の立ち上がりでトリガされ、時定数端子Tに接 続される抵抗とコンデンサのそれぞれの抵抗値Rと容量Cの積によって出力パル スCK11の幅Td が決まるモノステーブル・マルチバイブレータ12と反転器1 3によって実現できる。このクロックパルス遅延回路2の動作は図3bに示すよ うに、モノステーブル・マルチバイブレータ12によって入力されるクロックパ ルスCK01の立ち上がりから遅延時間Td の遅延をさせた立ち下がりタイミング をもつパルスCK11をつくり、これを反転器13によって反転することによって クロックパルスCK01の立ち上がりがTd 時間遅延された遅延クロックパルスC Kd1を得る。また遅延時間Td の可変は、モノステーブル・マルチバイブレータ 12の時定数を決めるコンデンサC1 ,C2 ,C3 ,・・・,Cn の接続を遅延 時間制御信号Sdcによって時定数切り換え用スイッチSW1 ,SW2 ,SW3 , ・・・,SWn をオンまたはオフ制御することによって実現できる。 図1に示すデータ遅延回路3は、例えば入力ディジタルデータDI1をクロック パルス遅延回路2によって生成された遅延クロックパルスCKd1の立ち上がりの 時点でサンプル・ホールドする回路であり、これによって遅延クロックパルスC Kd1のクロックパルスCK01に対する遅延時間Td だけ入力ディジタルデータDI1 より遅延された遅延データDd1を出力する。この回路は、例えば図4に示すよ うなDフリップ・フロップ14によって実現できる。The clock pulse delay circuit 2 shown in FIG. 1 receives a clock pulse CK 01 generated by the clock pulse generation circuit 1 and generates a delayed clock pulse CK d1 by phase-delaying the clock pulse CK 01. It has a function of being changed by a delay time control signal S dc from a delay time control circuit 5 which will be described later. For example, as shown in FIG. 3a, it is triggered by the rising edge of the signal input to the input terminal D, and the time constant terminal T This can be realized by the monostable multivibrator 12 and the inverter 13 in which the width T d of the output pulse CK 11 is determined by the product of the resistance value R and the capacitance C of each of the resistors and capacitors connected to. The operation of the clock pulse delay circuit 2 is, as shown in FIG. 3b, a pulse CK 11 having a falling timing obtained by delaying the rising of the clock pulse CK 01 input by the monostable multivibrator 12 by a delay time T d. Is generated and inverted by the inverter 13, the delayed clock pulse C K d1 in which the rising edge of the clock pulse CK 01 is delayed by T d is obtained. Further, the delay time T d can be varied by connecting the capacitors C 1 , C 2 , C 3 , ..., C n that determine the time constant of the monostable multivibrator 12 with the delay time control signal S dc . This can be realized by controlling the switches SW 1 , SW 2 , SW 3 , ..., SW n on or off. The data delay circuit 3 shown in FIG. 1 is, for example, a circuit which samples and holds the input digital data D I1 at the rising edge of the delayed clock pulse CK d1 generated by the clock pulse delay circuit 2, and thereby the delayed clock pulse C The delay data D d1 delayed from the input digital data D I1 by the delay time T d with respect to the clock pulse CK 01 of K d1 is output. This circuit can be realized by a D flip-flop 14 as shown in FIG. 4, for example.
【0013】 図1に示すデータ比較回路4は、データ遅延回路3でデータのサンプル・ホー ルドが完了した時点で、入力ディジタルデータDI1とデータ遅延回路3からの遅 延データDd1とが等しいか否かを比較し、判定信号Sdet を出力する。ここで入 力ディジタルデータDI1と遅延データDd1が等しいときはデータ遅延回路3に入 力されたサンプル・ホールドのタイミングとなる遅延クロックパルスCKd1の位 相が適切であり、逆に両者が等しくないときは不適切であるということになる。 このデータ比較回路4は一例として図5のような論理回路により実現できる。こ こでは、データ遅延回路3でのデータのサンプル・ホールドが完了した直後のタ イミングを遅延回路15によって、遅延クロックパルスCKd1をさらに遅延させ ることによって生成し、このタイミングで入力ディジタルデータDI1と遅延デー タDd1をそれぞれDフリップ・フロップ16,17によってサンプル・ホールド し、その両出力を排他的論理和18によって等しいか否かを判定し、判定信号Sdet として出力する。この例の場合、判定信号Sdet は等しければ“0”、等し くなければ“1”となる。In the data comparison circuit 4 shown in FIG. 1, the input digital data D I1 and the delay data D d1 from the data delay circuit 3 are equal at the time when the data delay circuit 3 completes the sample hold of the data. Whether or not it is compared, and the determination signal S det is output. Here, when the input digital data D I1 and the delay data D d1 are equal, the phase of the delayed clock pulse CK d1 which is the timing of sample and hold input to the data delay circuit 3 is appropriate, and conversely both are If they are not equal, it is inappropriate. The data comparison circuit 4 can be realized by a logic circuit as shown in FIG. 5, for example. Here, the timing immediately after the sample and hold of the data in the data delay circuit 3 is generated by further delaying the delayed clock pulse CK d1 by the delay circuit 15, and at this timing, the input digital data D The I1 and the delay data D d1 are sampled and held by the D flip-flops 16 and 17, respectively, and both outputs are judged by the exclusive OR 18 to determine whether they are equal to each other and output as a judgment signal S det . In this example, the determination signals S det are “0” if they are equal and “1” if they are not equal.
【0014】 図1に示す遅延時間制御回路5は、データ比較回路4で入力ディジタルデータ DI1と遅延データDd1とが等しくないということを示す判定信号Sdet “1”が 入力された場合、すなわち遅延クロックパルスCKd1の位相が不適切な場合に遅 延時間制御信号Sdcによってクロックパルス遅延回路2での遅延時間を変化させ るように制御する。例えばデータ比較回路4が図5に示すような回路の場合、入 力ディジタルデータDI1と遅延データDd1が等しくないとき判定信号Sdet は“ 1”となるが、遅延時間制御回路5の一実施例である図6aに示すような回路に これが入力されると、論理積19の出力は図6bに示すように判定信号Sdet が “1”の期間だけパルスCKdet が出力される。このパルスCKdet を2進カウ ンタ20により計数するとQ1 ,Q2 ,・・・,Qn に2進の計数値が出力され る。この出力を遅延時間制御信号Sdcとして図3aに示すクロックパルス遅延回 路2の遅延時間をきめる時定数用コンデンサC1 ,C2 ,C3 ,・・・,Cn の 接続をそれぞれ時定数切り換え用スイッチSW1 ,SW2 ,SW3 ,・・・,S Wn によってオンまたはオフさせることによって遅延時間を変化させる。入力デ ィジタルデータDI1と遅延データDd1が等しくなると判定信号Sdet は“0”と なり2進カウンタのクロック入力CLKにはパルスCKdet は入力されないため 計数出力Q1 ,Q2 ,・・・,Qn は前の状態を保持し、従って遅延クロックパ ルスCKd1の遅延時間も前の時間のままとなる。この状態が適切な遅延クロック パルスの位相を与えることになる。The delay time control circuit 5 shown in FIG. 1 receives the judgment signal S det “1” indicating that the input digital data D I1 and the delay data D d1 are not equal in the data comparison circuit 4, That is, when the phase of the delayed clock pulse CK d1 is inappropriate, the delay time control signal S dc controls the delay time in the clock pulse delay circuit 2. For example, in the case where the data comparison circuit 4 is a circuit as shown in FIG. 5, the determination signal S det becomes “1” when the input digital data D I1 and the delay data D d1 are not equal to each other. When this is input to the circuit as shown in FIG. 6a, which is the embodiment, the output of the logical product 19 is the pulse CK det only during the period when the determination signal S det is “1” as shown in FIG. 6b. When this pulse CK det is counted by the binary counter 20, binary count values are output to Q 1 , Q 2 , ..., Q n . This output is used as the delay time control signal S dc to connect the time constant capacitors C 1 , C 2 , C 3 , ..., C n for determining the delay time of the clock pulse delay circuit 2 shown in FIG. 3a, respectively. The delay time is changed by turning on or off by the changeover switches SW 1 , SW 2 , SW 3 , ..., SW n . When the input digital data D I1 and the delay data D d1 become equal, the judgment signal S det becomes “0” and the pulse CK det is not input to the clock input CLK of the binary counter, so the count outputs Q 1 , Q 2 , ... , Q n retains the previous state, and therefore the delay time of the delay clock pulse CK d1 also remains the previous time. This condition provides the proper delayed clock pulse phase.
【0015】[0015]
以上説明したように本考案は、入力ディジタルデータをサンプル・ホールドす るタイミングを生成する遅延クロックパルスの位相が適切になるまで位相を変化 させるように動作し、適切になるとその位相を保持することによって、自動的に 常に適切な位相に調整された遅延クロックパルスを発生させることができるとい う結果を有する。 As described above, the present invention operates so that the phase of the delayed clock pulse that generates the timing for sampling and holding the input digital data is changed until it becomes appropriate, and when it becomes appropriate, the phase is held. This has the result that it is possible to automatically generate a delayed clock pulse adjusted to an appropriate phase automatically.
【図1】本考案の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】図1に係わるクロックパルス発生回路を示すブ
ロック図である。FIG. 2 is a block diagram showing a clock pulse generation circuit according to FIG.
【図3】図1に係わるクロックパルス遅延回路を示すブ
ロック図とその動作を説明するタイミング・チャートで
ある。FIG. 3 is a block diagram showing a clock pulse delay circuit according to FIG. 1 and a timing chart explaining its operation.
【図4】図1に係わるデータ遅延回路を示すブロック図
である。FIG. 4 is a block diagram showing a data delay circuit according to FIG.
【図5】図1に係わるデータ比較回路を示すブロック図
である。5 is a block diagram showing a data comparison circuit according to FIG. 1. FIG.
【図6】図1に係わる遅延時間制御回路を示すブロック
図とその動作を説明するタイミング・チャートである。FIG. 6 is a block diagram showing a delay time control circuit according to FIG. 1 and a timing chart explaining its operation.
【図7】従来のクロックパルス発生回路の一実施例を示
すブロック図とその動作を説明するタイミング・チャー
トである。FIG. 7 is a block diagram showing an embodiment of a conventional clock pulse generation circuit and a timing chart explaining its operation.
【符号の説明】 1,6 クロックパルス発生回路 2,7 クロックパルス遅延回路 3 データ遅延回路 4 データ比較回路 5 遅延時間制御回路 8 同期検出器 9 位相比較器 10 電圧制御発振器 11 分周器 12 モノステーブル・マルチバイブレータ 13 反転器 14,16,17 Dフリップ・フロップ 15 遅延回路 18 排他的論理和 19 論理積 20 2進カウンタ C0 〜Cn 時定数用コンデンサ CK01,CK02 クロックパルス CKd1,CKd2 遅延クロックパルス CKdet Sdet とCK01の論理積 CLK クロック入力端子 D データ入力端子 Dd1,Dd2 遅延データ DI1,DI2 入力データ Q 出力端子 Q1 〜Qn 2進カウンタの計数出力 R 時定数用抵抗 Sdc 遅延時間制御信号 Sdet 判定信号 Se 位相比較誤差信号 Ssy 同期信号 SW1 〜SWn 時定数切り換え用スイッチ T 時定数端子[Explanation of Codes] 1,6 Clock pulse generation circuit 2,7 Clock pulse delay circuit 3 Data delay circuit 4 Data comparison circuit 5 Delay time control circuit 8 Synchronization detector 9 Phase comparator 10 Voltage controlled oscillator 11 Divider 12 Monos Table multivibrator 13 Inverter 14, 16, 17 D Flip flop 15 Delay circuit 18 Exclusive OR 19 Logical product 20 Binary counter C 0 to C n Time constant capacitor CK 01 , CK 02 Clock pulse CK d1 , CK d2 delayed clock pulse CK det S det ANDed CLK clock input terminal D data input terminal D d1, D d2 delay data D I1, D I2 input data Q output terminal Q 1 to Q n 2 binary counter counts the CK 01 Output R Time constant resistor S dc Delay time control signal S det judgment signal S e Phase comparison error signal S sy Sync signal SW 1 ~ SW n Time constant switch T Time constant terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 5/13 4239−5J 5/135 4239−5J H03L 7/06 H04L 7/02 // G11B 20/14 321 Z 8322−5D ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location H03K 5/13 4239-5J 5/135 4239-5J H03L 7/06 H04L 7/02 // G11B 20 / 14 321 Z 8322-5D
Claims (1)
し、かつそのデータ通信速度と等しい周波数のクロック
パルスを発生するクロックパルス発生部と、 このクロックパルスを入力して、遅延時間制御部からの
遅延時間制御信号に応じて位相を遅延させた遅延クロッ
クパルスを出力するクロックパルス遅延部と、 この遅延クロックパルスとディジタルデータとを入力
し、遅延クロックパルスの立ち上がり又は立ち下がりの
時点でデジタルデータを保持して、遅延データを出力す
るデータ遅延部と、 この遅延データとディジタルデータとを比較判定し判定
信号を出力するデータ比較部と、 この判定信号に応じてクロックパルス遅延部の位相遅延
時間を変化させる遅延時間制御信号を出力する遅延時間
制御部とを備えたことを特徴とするクロックパルスの位
相調整回路。1. A clock pulse generator that is phase-synchronized with input digital data and that generates a clock pulse having a frequency equal to the data communication speed, and a delay from a delay time control unit by inputting this clock pulse. A clock pulse delay unit that outputs a delayed clock pulse whose phase is delayed according to a time control signal, and this delayed clock pulse and digital data are input, and digital data is held at the rising or falling edge of the delayed clock pulse. Then, the data delay unit that outputs the delay data, the data comparison unit that compares and determines the delay data and the digital data, and outputs the determination signal, and the phase delay time of the clock pulse delay unit is changed according to the determination signal. A delay time control section for outputting a delay time control signal for The phase adjustment circuit of the pulse.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP027410U JPH0588036U (en) | 1992-04-24 | 1992-04-24 | Clock pulse phase adjustment circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP027410U JPH0588036U (en) | 1992-04-24 | 1992-04-24 | Clock pulse phase adjustment circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0588036U true JPH0588036U (en) | 1993-11-26 |
Family
ID=12220319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP027410U Pending JPH0588036U (en) | 1992-04-24 | 1992-04-24 | Clock pulse phase adjustment circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0588036U (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008532433A (en) * | 2005-03-04 | 2008-08-14 | アナログ・デバイセズ・インコーポレイテッド | Method, article and device for dynamic phase delay compensation |
CN109586716A (en) * | 2018-11-30 | 2019-04-05 | 新奥科技发展有限公司 | Phase frequency divider and radio-frequency power system |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58209252A (en) * | 1982-05-31 | 1983-12-06 | Nec Corp | Code discriminating and regenerative circuit |
-
1992
- 1992-04-24 JP JP027410U patent/JPH0588036U/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58209252A (en) * | 1982-05-31 | 1983-12-06 | Nec Corp | Code discriminating and regenerative circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008532433A (en) * | 2005-03-04 | 2008-08-14 | アナログ・デバイセズ・インコーポレイテッド | Method, article and device for dynamic phase delay compensation |
JP4712818B2 (en) * | 2005-03-04 | 2011-06-29 | アナログ・デバイセズ・インコーポレイテッド | Method, article and device for dynamic phase delay compensation |
CN109586716A (en) * | 2018-11-30 | 2019-04-05 | 新奥科技发展有限公司 | Phase frequency divider and radio-frequency power system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5097489A (en) | Method for incorporating window strobe in a data synchronizer | |
EP0494984B1 (en) | Phase detector for phase-locked loop clock recovery system | |
US4365210A (en) | Data and clock recovery system having a phase-locked-loop and which controls dynamic loop response of a data stream of unknown data format | |
JPH05342771A (en) | Current averaged data separator | |
JP3649194B2 (en) | PLL circuit and optical communication receiver | |
JP2002198808A (en) | Pll circuit and optical communication receiving device | |
JPH07221800A (en) | Data identification regeneration circuit | |
JPH0588036U (en) | Clock pulse phase adjustment circuit | |
US4325090A (en) | Device for synchronizing a clock pulse generator with a serial data signal | |
JP3553753B2 (en) | PLL device for pulse signal demodulation | |
JP2002198807A (en) | Pll circuit and optical communication receiver | |
JP3425767B2 (en) | Method and apparatus for generating a clock signal from a bi-phase modulated digital signal | |
JP2008541685A (en) | Arrival time synchronization loop | |
JP2811994B2 (en) | Phase locked loop | |
JP3039526B2 (en) | PLL circuit | |
JPS6249663B2 (en) | ||
JPH0434768A (en) | Clock extraction circuit | |
JP2840569B2 (en) | Clock synchronization circuit between stations | |
JP2763000B2 (en) | Playback device | |
JPH0247653Y2 (en) | ||
JPH0631795Y2 (en) | Digital signal synchronization circuit | |
JPS60223224A (en) | Phase locked loop | |
JPS607417B2 (en) | phase synchronized circuit | |
JP2000101554A (en) | Sampling clock reproducing circuit | |
JPH07201137A (en) | Lock detection method and lock detector for phase locked loop |