JPH0584062B2 - - Google Patents
Info
- Publication number
- JPH0584062B2 JPH0584062B2 JP58123284A JP12328483A JPH0584062B2 JP H0584062 B2 JPH0584062 B2 JP H0584062B2 JP 58123284 A JP58123284 A JP 58123284A JP 12328483 A JP12328483 A JP 12328483A JP H0584062 B2 JPH0584062 B2 JP H0584062B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- mosfet
- voltage
- power supply
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005259 measurement Methods 0.000 claims description 4
- 239000000523 sample Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007664 blowing Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、集積回路技術、さらには、ヒユー
ズの切断の有無を判定する技術に関し、例えば、
ヒユーズ素子を備えた半導体装置におけるヒユー
ズ切断の有無を判定する場合に適用して有効な技
術に関する。[Detailed Description of the Invention] [Technical Field] The present invention relates to integrated circuit technology and further to technology for determining whether or not a fuse is blown.
The present invention relates to a technique that is effective when applied to determining whether or not a fuse is blown in a semiconductor device including a fuse element.
本発明者は、この発明に先だち、半導体集積回
路技術に関し、以下にのべる技術を開発した。
Prior to this invention, the present inventor developed the following technology regarding semiconductor integrated circuit technology.
Ａ／Ｄ，Ｄ／Ａ変換器とこれに供給される基準
電圧を発生する基準電圧発生回路とを有する
CODEC（符号器−復号器）のような半導体集積
回路においては、プロセスのバラツキにより発生
される基準電圧が変動され、これや変換精度に大
きな影響を与える。そのため、プロセスの最終段
階で基準電圧を所望の値に正確に設定させるため
の電圧調整回路を設けることが望ましい。このよ
うな電圧調整回路におけるレベル設定手段とし
て、第１図に示すように、電源電圧VDDとVSSと
の間に抵抗Ｒがポリシリコン等からなるヒユーズ
Ｆとを直列接続し、その接続ノードの電位をイン
バータIVの入力とするようにしたものを考えた。 It has an A/D, D/A converter and a reference voltage generation circuit that generates a reference voltage to be supplied to the converter.
In a semiconductor integrated circuit such as a CODEC (encoder-decoder), the reference voltage generated fluctuates due to process variations, which greatly affects conversion accuracy. Therefore, it is desirable to provide a voltage adjustment circuit to accurately set the reference voltage to a desired value at the final stage of the process. As a level setting means in such a voltage adjustment circuit, as shown in FIG . We considered a system in which the potential of is input to inverter IV.
このレベル設定手段は、ヒユーズＦを切断する
とノードｎの電位が電源電圧VDDレベルにされ、
ヒユーズＦが切断されないときはノードｎの電位
が電源電圧VSSに近いレベルにされる。 This level setting means sets the potential of the node n to the level of the power supply voltage V DD when the fuse F is cut off.
When fuse F is not cut, the potential at node n is brought to a level close to power supply voltage V SS .
このレベル設定手段を複数個用いて電圧調整回
路の設定部を構成し、測定された基準電圧の誤差
に応じて適当なレベル設定手段内のヒユーズを切
断してやることにより基準電圧の補正を行なえる
ようにすることができる。 A setting section of a voltage adjustment circuit is configured by using a plurality of these level setting means, and the reference voltage can be corrected by cutting the fuse in the appropriate level setting means according to the error in the measured reference voltage. It can be done.
また、本発明者は、上記のようなレベル設定手
段においては、切断処理を行なつたヒユーズＦが
確実に切断されているか否かを検査する場合、ヒ
ユーズＦの両端に電圧をかけて電流を流し、その
電流値を測定することにより切断の有無を判定す
る方法を考えた。 In addition, the inventor of the present invention has proposed that in the level setting means as described above, when inspecting whether or not the fuse F that has been cut is reliably cut, a voltage is applied across both ends of the fuse F to generate a current. We devised a method to determine the presence or absence of disconnection by passing the current through the wire and measuring the current value.
ところが半導体集積回路におけるヒユーズの切
断方法には、ヒユーズに大きな電流を流して溶断
させる方法やレーザによる方法等があるが、電流
による溶断の場合は、ヒユーズの中心部分は溶け
て飛散するが両側に細くポリシリコンが残つて切
断が完全に行なわれないことがある。この場合、
ヒユーズは極めて高い抵抗としてノードｎと電源
電圧VSSとの間に存在することになり、電圧をか
けても非常に小さな電流が流れるにすぎないた
め、電流測定によつてはこれを検出することがで
きない。 However, there are methods for cutting fuses in semiconductor integrated circuits, such as passing a large current through the fuse and blowing it, and using a laser. However, when blowing with an electric current, the center of the fuse melts and scatters, but the fuse is blown on both sides. A thin piece of polysilicon may remain and the cutting may not be completed completely. in this case,
The fuse exists as an extremely high resistance between the node n and the power supply voltage V SS , and even if a voltage is applied, only a very small current flows, so it cannot be detected by current measurement. I can't.
しかるに、半導体層集積回路においては、溶断
されたヒユーズの成分が飛散できるようにするた
め、ヒユーズの上方の層間絶縁膜やパシベーシヨ
ン膜は除去され、開口される。そのため、上記の
ごとく、ヒユーズの一部が残つていると、この開
口部分から水分等が侵入して付着し、切断された
ようにみえたヒユーズが導通状態（低抵抗）にさ
れて所望のレベル設定が行なえなくなるおそれが
ある。 However, in a semiconductor layer integrated circuit, the interlayer insulating film or passivation film above the fuse is removed and opened to allow the components of the blown fuse to scatter. Therefore, as mentioned above, if a portion of the fuse remains, moisture, etc. will enter through this opening and adhere to it, making the seemingly disconnected fuse conductive (low resistance) and reaching the desired level. You may not be able to make settings.
つまり、電流測定によるヒユーズの切断の有無
の判定では検出精度が低く、信頼性を欠くことに
なる。 In other words, determination of whether a fuse is blown or not by current measurement has low detection accuracy and lacks reliability.
なお、ヒユーズの切断の有無を顕微鏡を用いた
外観検査により判定する方法もあるが、この検査
は人間の目に頼らざるを得ないため、能率が悪い
とともに、疲労による見落し等の問題点もあるこ
とが分かつた。 There is also a method of determining whether or not a fuse is broken by visual inspection using a microscope, but this inspection has to rely on the human eye, which is not only inefficient, but also causes problems such as oversight due to fatigue. I found out something.
本発明の一つの目的は、高信頼性の集積回路を
提供することにある。
One object of the present invention is to provide a highly reliable integrated circuit.
この発明の他の目的は、従来に比べて顕著な効
果を奏するヒユーズ切断の有無の判定技術を提供
することにある。 Another object of the present invention is to provide a technique for determining whether or not a fuse is blown, which is more effective than conventional techniques.
この発明の他の目的は、例えばこの発明をヒユ
ーズを有する半導体装置に適用した場合に、不完
全なヒユーズ切断すなわちヒユーズが高抵抗接続
している状態を容易かつ確実に検出できるように
することにある。 Another object of the present invention is to easily and reliably detect incomplete fuse disconnection, that is, a state in which the fuse is connected with high resistance, when the present invention is applied to a semiconductor device having a fuse, for example. be.
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば下記のとおりであ
る。すなわち、この発明は、例えば半導体のレベ
ル設定手段に用いられるヒユーズと直列に
MOSFET（絶縁ゲート型電界効果トランジスタ）
を可変抵抗として接続し、検出時にその抵抗値を
上げてやつてヒユーズ両端の電位差を測定するこ
とによつて、ヒユーズが高抵抗接続されていると
きはそれが明確な電位差として検出できるように
して上記目的を達成するものである。
A brief overview of typical inventions disclosed in this application is as follows. That is, the present invention can be applied in series with a fuse used in, for example, semiconductor level setting means.
MOSFET (insulated gate field effect transistor)
By connecting it as a variable resistor and increasing its resistance value at the time of detection and measuring the potential difference across the fuse, when the fuse is connected to a high resistance, it can be detected as a clear potential difference. This aims to achieve the above objectives.
以下図面を用いてこの発明を具体的に説明す
る。 The present invention will be specifically explained below using the drawings.
第２図は本発明を半導体装置におけるレベル設
定手段に適用した場合の一実施例を示すものであ
る。
FIG. 2 shows an embodiment in which the present invention is applied to level setting means in a semiconductor device.
この実施例では、＋5Vのような電源電圧VDDと
−5Vのような電源電圧VSSとの間に、ポリシリコ
ン等からなるヒユーズＦとともに、例えばＰチヤ
ンネル形のMOSFETQが直列接続されている。
そして、このMOSFETQのゲート端子は、回路
のグランドラインGLに接続されている。また、
特に制限されないがヒユーズＦの両端にはこれに
電流を流して切断処理を行なうためのパツドP1
とP2とが接続されており、ウエーハの段階でこ
のパツドP1とP2にプローブを接触させ、ヒユー
ズＦの両端に適当な電圧をかけて大きな電流して
やることにより溶断できるようにされている。な
お、上記ヒユーズ回路を例えばCODECの電圧調
整回路用のレベル設定手段として用いる場合に
は、上記ヒユーズＦとMOSFETQとの接続ノー
ドｎの電位をインバータIVの入力電圧とするよ
うに接続される。 In this embodiment, a P-channel type MOSFETQ, for example, is connected in series with a fuse F made of polysilicon or the like between a power supply voltage VDD such as +5V and a power supply voltage VSS such as -5V.
The gate terminal of this MOSFETQ is connected to the ground line GL of the circuit. Also,
Although not particularly limited, there are pads P 1 at both ends of the fuse F for cutting by passing current through it.
and P2 are connected, and it is possible to melt the fuse by touching the pads P1 and P2 with a probe at the wafer stage, applying an appropriate voltage to both ends of the fuse F, and applying a large current. . When the fuse circuit is used as a level setting means for a voltage adjustment circuit of a CODEC, for example, it is connected so that the potential of the connection node n between the fuse F and MOSFETQ is the input voltage of the inverter IV.
上記レベル設定手段においては、半導体装置の
通常動作時に電源電圧VDDラインに＋5V、VSSラ
インに−5VまたはグランドラインGLには0Vの
ような電源電圧が供給される。そのため、上記
MOSFETQのゲートには0Vの電圧が印加される
ので、オン状態にされ、ヒユーズＦが切断されて
いるときには、ノードｎは電源電圧VDD（＋5V）
に近いレベルにされる。またヒユーズＦが切断さ
れていないときは、ノードｎは電源電圧VSS（−
5V）に近いレベルにされるようにされている。
このときMOSFETQおよびヒユーズＦに流され
る貫通電流を小さく（10μA以下に）するため、
MOSFETQのゲート長を半導体装置内の他の
MOSFETよりも大きくしてＷ／Ｌ比を小さくす
ることによつてオン抵抗が1M〜10MΩ程度にな
るように設定してある。 In the level setting means, during normal operation of the semiconductor device, a power supply voltage such as +5V is supplied to the power supply voltage VDD line, -5V to the VSS line, or 0V to the ground line GL. Therefore, the above
Since a voltage of 0V is applied to the gate of MOSFETQ, when it is turned on and fuse F is disconnected, node n is at the power supply voltage V DD (+5V)
be brought to a level close to that of Furthermore, when fuse F is not blown, node n is at power supply voltage V SS (-
5V).
At this time, in order to reduce the through current flowing through MOSFETQ and fuse F (to 10μA or less),
MOSFETQ gate length
By making it larger than the MOSFET and reducing the W/L ratio, the on-resistance is set to about 1M to 10MΩ.
従つて、上記レベル設定手段においては、次の
ようにして上記ヒユーズＦの切断の有無を容易に
検出することができる。すなわち、ウエーハの段
階で電源パツドPD，PS，PGにそれぞれテスト用
のプローブを当てて電源電圧を供給し、同じくヒ
ユーズＦの両端に接続されたパツドP1，P2、に
プローブを当ててその電位差を読み取ればよい。
このとき、ヒユーズＦが切断されていれば電位差
はほぼ10Vになるし、ヒユーズＦが切断されてい
なければ電位差はほとんどゼロに近くなる。しか
も、この場合上記パツドPGに供給する電圧を、
MOSFETQのゲート・ソース間に印加される電
圧VGSがこのMOSFETQのしきい値電圧Vthより
も少し大きいVth＋αとなるまで、相対的に上げ
てやる。すると、MOSFETQのVGSが＋5Vとさ
れる通常動作時のオン抵抗（1M〜10MΩ）に比
べて、その抵抗値がかなり大きくされ、100MΩ
程度になるようにしてやることができる。 Therefore, in the level setting means, it is possible to easily detect whether or not the fuse F is disconnected in the following manner. That is, at the wafer stage, test probes are applied to power pads P D , P S , and PG to supply power supply voltage, and probes are also applied to pads P 1 , P 2 , which are connected to both ends of fuse F. All you have to do is touch it and read the potential difference.
At this time, if fuse F is disconnected, the potential difference will be approximately 10V, and if fuse F is not disconnected, the potential difference will be almost zero. Moreover, in this case, the voltage supplied to the pad PG is
The voltage V GS applied between the gate and source of MOSFETQ is relatively increased until it reaches V th + α, which is slightly larger than the threshold voltage V th of this MOSFETQ. Then, compared to the on-resistance (1M to 10MΩ) during normal operation when MOSFETQ's V GS is +5V, its resistance value is significantly increased to 100MΩ.
You can do it to a certain degree.
そのため、上記の場合、ヒユーズＦの溶断が不
完全で例えば10MΩ程度の高抵抗として存在して
いたとしても、MOSFETQのオン抵抗が100MΩ
以上にされることにより、ヒユーズＦの両端に
は、電源電圧VDD−VSS間をMOSFETQのオン抵
抗とヒユーズＦの抵抗の比で分割した1V程度の
電位差が生じるため、容易にこの溶断不良状態を
検出できるようになる。 Therefore, in the above case, even if fuse F is incompletely blown and exists as a high resistance of about 10MΩ, the on-resistance of MOSFETQ is 100MΩ.
By doing the above, a potential difference of about 1V, which is obtained by dividing the power supply voltage V DD - V SS by the ratio of the on-resistance of MOSFETQ and the resistance of fuse F, is generated between both ends of fuse F, so it is easy to cause this fusing failure. The state can be detected.
第１図のようにヒユーズＦと直列に抵抗Ｒが接
続された回路では、ヒユーズＦがMΩオーダの高
抵抗として存在していると、これに流される電流
を測定して切断の有無を検出する場合には、μA
のオーダの電流を測定しなくてはならない。その
ため検出が非常に困難であつたが、上記実施例で
は大きな電位差を測定して検出してやればよいの
で、極めて容易かつ確実な検出が可能となる。 In a circuit where a resistor R is connected in series with a fuse F as shown in Figure 1, if the fuse F exists as a high resistance on the order of MΩ, the current flowing through it is measured to detect whether it is disconnected or not. In case μA
It is necessary to measure currents on the order of . Therefore, detection was extremely difficult, but in the above embodiment, it is sufficient to measure and detect a large potential difference, so detection can be performed extremely easily and reliably.
なお、上記実施例において、MOSFETQのゲ
ート端子すなわち電源パツドPGに供給される電
圧を、検出時にVth＋αまで上げてやる代わりに、
電源パツドRGおよびグランドラインGLの電位は
0Vに個定して、、電源パツドPDとPSに供給する電
圧をそれぞれVDD−（Vth＋α）およびVSS−（Vth＋
α）としてMOSFETQのオン抵抗を高くさせ、
VSS−（Vth＋α）に対するノードｎの電位を測定
してヒユーズＦの切断の有無を検出するようにし
てもよい。 In the above embodiment, instead of increasing the voltage supplied to the gate terminal of MOSFETQ, that is, the power supply pad P G , to V th + α at the time of detection,
The potential of power pad R G and ground line GL is
0V, and the voltages supplied to the power pads P D and P S are V DD − (V th + α) and V SS − (V th + α), respectively.
α) increases the on-resistance of MOSFETQ,
It is also possible to detect whether or not the fuse F is blown by measuring the potential of the node n with respect to V SS -(V th +α).
また、上記実施例では回路のグランドライン
GLの電位を可変抵抗としてのMOSFETQのゲー
トに供給して、ゲート電位を相対的に変化させて
抵抗値を変化させるようにしているが、例えば第
３図に示すように、MOSFETQのゲートに供給
される二つの電位Va，Vbを切り換えるスイツチ
Ｓを設けて抵抗値を変化させるように構成するよ
うにしてもよい。この場合、上記スイツチＳは一
対のMOSFETにより構成することができる。 In addition, in the above embodiment, the circuit ground line
The potential of GL is supplied to the gate of MOSFETQ as a variable resistor, and the resistance value is changed by relatively changing the gate potential. Alternatively, a switch S may be provided to change the two potentials V a and V b to change the resistance value. In this case, the switch S can be constituted by a pair of MOSFETs.
なお、上記レベル設定手段をCODEC等の基準
電圧発生回路用の電圧調整回路に使抑用する場合
には、第４図に示すように、ある程度バラツキの
ある基準電圧Vrefを発生する基準電圧発生回路１
から供給される基準電圧Vrefを、正転増幅器を構
成するオペアンプ２の非反転入力端子に入力させ
る。そして、第２図もしくは第３図に示すような
レベル設定手段３を複数個設けて、その設定状態
によつて、オペアンプ２の出力端子とグランドと
の間に設けた抵抗R1〜Rnのいずれか一つのノー
ドの電位を、MOSスイツチS1〜Snによつてオペ
アンプ２の反転入力端子に供給できるように構成
する。これによつて正転増幅器におけるゲインを
調整してやつて安定した電圧を発生させ、Ａ／Ｄ
変換器もしくはＤ／Ａ変換器に基準電圧VREFとし
て供給してやればよい。 In addition, when the above-mentioned level setting means is used in a voltage adjustment circuit for a reference voltage generation circuit such as a CODEC, as shown in FIG. circuit 1
The reference voltage V ref supplied from the inverter is input to the non-inverting input terminal of the operational amplifier 2 constituting the non-inverting amplifier. Then, a plurality of level setting means 3 as shown in FIG. 2 or 3 are provided, and depending on the setting state, the resistances R 1 to R n provided between the output terminal of the operational amplifier 2 and the ground are adjusted. The configuration is such that the potential of any one node can be supplied to the inverting input terminal of the operational amplifier 2 by the MOS switches S1 to Sn . This adjusts the gain in the forward amplifier and generates a stable voltage, allowing the A/D
It is sufficient to supply the reference voltage V REF to the converter or D/A converter.
なお、この発明は、上記レベル設定手段が上記
のように基準電圧発生回路の電圧調整回路に使用
される場合のみならず、メモリの冗長回路におけ
る回路切断手段もしくはアドレス設定手段とし
て、あるいはマスタスライスLSIや時計用LSIに
おける回路切断手段等として使用される場合にも
適用できるものである。 The present invention is applicable not only when the level setting means is used in a voltage adjustment circuit of a reference voltage generation circuit as described above, but also as a circuit disconnection means or address setting means in a redundant circuit of a memory, or as a master slice LSI. It can also be applied when used as a circuit disconnection means in an LSI for a watch or a watch.
リークによる微少電流を測定することなく、ヒ
ユーズの切断・接続の有無により明確に決る電位
差によるヒユーズの切断不良を検査する方式とし
た為、高信頼度のテストを行なうことができる。
It is possible to conduct highly reliable tests because it uses a method that tests for faulty fuse disconnections based on the potential difference that is clearly determined by whether the fuse is disconnected or connected, without measuring minute currents due to leaks.
第１の電源電圧VDDの端子と第２の電源電圧
VSSの端子との間にヒユーズと可変抵抗とを直列
接続させ、ヒユーズの切断・接続状態によつて接
続ノードのレベルを設定するようにしたので、ヒ
ユーズの切断の有無を検査するときには、上記可
変抵抗の抵抗値を上げてやることにより、ヒユー
ズが切断不良で高抵抗として存在しているときに
はこのヒユーズよりも高い抵抗が直列に接続され
た状態になるという作用で、ヒユーズの両端に生
ずる比較的大きな電位差が測定することによつ
て、不完全なヒユーズ切断状態を容易かつ確実に
検出できるようになるという効果がある。 The terminal of the first power supply voltage V DD and the second power supply voltage
A fuse and a variable resistor are connected in series with the V SS terminal, and the level of the connected node is set depending on whether the fuse is disconnected or connected, so when checking whether the fuse is disconnected, the above By increasing the resistance value of the variable resistor, if the fuse is broken and has a high resistance, a resistance higher than this fuse will be connected in series, and this will reduce the comparison that occurs at both ends of the fuse. By measuring a large potential difference, it is possible to easily and reliably detect an incompletely blown fuse.
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、電流による溶断ヒユーズだけで
なく、レーザによつてトリミングするものその他
にも適用できることはいうまでもない。 Although the invention made by the present inventor has been specifically explained based on the examples above, the present invention is not limited to the above examples, and it is understood that various changes can be made without departing from the gist of the invention. Needless to say. For example, it goes without saying that it can be applied not only to fuses blown by current but also to fuses trimmed by laser.
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である半導
体装置におけるヒユーズを用いたレベル設定手段
に適用した場合について説明したが、それに限定
されるものではなく、ヒユーズを有するようなす
べての回路においてその切断の有無を検出する場
合に適用できる。
The above explanation has mainly been about the application of the invention made by the present inventor to level setting means using fuses in semiconductor devices, which is the background field of application, but the invention is not limited to this. This method can be applied to detect whether or not a fuse is disconnected in any circuit that has a fuse.
第１図は本発明者が本発明に先だち開発したヒ
ユーズを用いたレベル設定手段を示す回路図、第
２図は本発明をレベル設定手段に適用した場合の
一実施例を示す回路図、第３図は本発明の他の実
施例を示す回路図、第４図はレベル設定手段を用
いた電圧調整回路を含む基準電圧発生回路の概略
構成を示す回路構成図である。
３……レベル設定手段、Ｆ……ヒユーズ、Ｑ…
…可変抵抗（電界効果型トランジスタ、
MOSFET）、IV……インバータ、ｎ……接続ノ
ード。
FIG. 1 is a circuit diagram showing a level setting means using fuses developed by the present inventor prior to the present invention, FIG. 2 is a circuit diagram showing an embodiment of the present invention applied to the level setting means, and FIG. FIG. 3 is a circuit diagram showing another embodiment of the present invention, and FIG. 4 is a circuit configuration diagram showing a schematic configuration of a reference voltage generation circuit including a voltage adjustment circuit using level setting means. 3...Level setting means, F...fuse, Q...
...variable resistance (field effect transistor,
MOSFET), IV...Inverter, n...Connection node.
Claims (1)
の間に直列接続されたヒユーズとMOSFETとか
らなり、通常動作状態において上記MOSFETは
そのゲート端子に回路内のいずれかの定電圧が印
加されて溶断処理がなされていない状態のヒユー
ズよりも高い抵抗を有してオン状態となり、上記
ヒユーズと上記MOSFETとの接続点が上記ヒユ
ーズの切断の有無に応じて第１と第２の所定の電
位に設定されるように構成されてなるレベル設定
手段を備えた集積回路であつて、上記MOSFET
のゲート端子には、外部からプローブが接触可能
でかつ上記第１と第２の電源電圧端子に対して独
立にされたパツド、もしくは異なる２以上の電圧
のいずれかを選択して供給可能なスイツチ素子、
が接続され、上記パツドもしくはスイツチ素子を
介して上記MOSFETのゲート端子にそのオン抵
抗を上記通常動作状態でのオン抵抗よりも大きく
させるようなレベルの測定用電圧が印加可能に構
成されているとともに、上記ヒユーズの両端部に
は上記MOSFETのゲート端子に上記測定用電圧
が印加されたときの上記ヒユーズの端子間電圧を
測定可能にされたパツドが接続されてなることを
特徴とする集積回路。1 Consists of a fuse and a MOSFET connected in series between a first power supply voltage terminal and a second power supply voltage terminal, and in normal operation, the MOSFET has its gate terminal applied with any constant voltage in the circuit. The fuse is turned on and has a higher resistance than the unblown fuse, and the connection point between the fuse and the MOSFET is set to the first and second predetermined positions depending on whether the fuse is blown or not. An integrated circuit comprising level setting means configured to be set to a potential, the MOSFET
The gate terminal is provided with a pad that can be contacted by a probe from the outside and that is made independent of the first and second power supply voltage terminals, or a switch that can selectively supply one of two or more different voltages. element,
is connected to the gate terminal of the MOSFET via the pad or switch element, and is configured to be able to apply a measurement voltage of a level that makes the on-resistance of the MOSFET larger than the on-resistance in the normal operating state. . An integrated circuit characterized in that pads are connected to both ends of the fuse, the pads being capable of measuring the voltage between the terminals of the fuse when the measurement voltage is applied to the gate terminal of the MOSFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12328483A JPS6015946A (en) | 1983-07-08 | 1983-07-08 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12328483A JPS6015946A (en) | 1983-07-08 | 1983-07-08 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015946A JPS6015946A (en) | 1985-01-26 |
| JPH0584062B2 true JPH0584062B2 (en) | 1993-11-30 |
Family
ID=14856754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12328483A Granted JPS6015946A (en) | 1983-07-08 | 1983-07-08 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015946A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837520A (en) * | 1985-03-29 | 1989-06-06 | Honeywell Inc. | Fuse status detection circuit |
| JP2004265523A (en) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617059A (en) * | 1979-07-20 | 1981-02-18 | Fujitsu Ltd | Semiconductor switching element |
-
1983
- 1983-07-08 JP JP12328483A patent/JPS6015946A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617059A (en) * | 1979-07-20 | 1981-02-18 | Fujitsu Ltd | Semiconductor switching element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6015946A (en) | 1985-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100282432B1 (en) | Time dependent dielectric breakdown test pattern and method for testing tddb of mos capacitor dielectric | |
| US7629802B2 (en) | Semiconductor device including fuse and method for testing the same capable of suppressing erroneous determination | |
| US5525909A (en) | Apparatus and method for measuring programmed antifuse resistance | |
| KR100843227B1 (en) | Method for testing semiconductor memory device using probe and the semiconductor memory device using the method | |
| JPH11512879A (en) | Silicide aggregation fuse device | |
| JP3424489B2 (en) | Semiconductor overcurrent detection circuit and its inspection method | |
| TW201440064A (en) | EFuse macro | |
| JPH0584062B2 (en) | ||
| US7263759B2 (en) | Methods of manufacturing and testing bonding wires | |
| JP4855913B2 (en) | Voltage regulator | |
| US6175245B1 (en) | CMOS SOI contact integrity test method | |
| JPH0245339B2 (en) | HANDOTAISHUSEKIKAIROSOCHI | |
| KR100293006B1 (en) | Semiconductor device with test circuit | |
| JP2925287B2 (en) | Semiconductor device | |
| JP2000193709A (en) | Semiconductor device and detecting method for its open | |
| JPH0354841A (en) | Bicmos semiconductor device | |
| JP2001035193A (en) | Semiconductor memory | |
| JP3644168B2 (en) | Semiconductor integrated circuit | |
| JP2589876B2 (en) | Semiconductor integrated circuit device | |
| JPS61208315A (en) | Semiconductor integrated circuit device | |
| JPH02265261A (en) | Trimming-code setting circuit | |
| JPH0576589B2 (en) | ||
| JP2006119101A (en) | Semiconductor testing device and test method of semiconductor integrated circuit | |
| JPH0336748A (en) | Semiconductor integrated circuit device | |
| JPH0243344B2 (en) |