JPH0576589B2 - - Google Patents
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、CMOS（相補性絶縁型）マイクロコ
ンピユータ等のCMOS型LSI（大規模集積回路）
に設けられる電源電圧低下検出回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a CMOS type LSI (large scale integrated circuit) such as a CMOS (complementary isolated type) microcomputer.
The present invention relates to a power supply voltage drop detection circuit provided in a power supply voltage drop detection circuit.
マイクロコンピユータを高信頼性制御分野で使
用する場合、適応制御パラメータを記憶するため
にマイクロコンピユータの非動作時にも主メモリ
であるRAM（ランダムアクセスメモリ）の内容
を保持するスタンバイ・モードを備え、かつその
保持内容の正当性を保証するためにスタンバイ・
モード期間中に使用電源の電圧が規定値以下に低
下することがあると、これを検出して記憶する機
能が重要になつてくる。この機能を実現するた
め、従来のＮチヤンネルＥ／Ｄ（エンハンスメン
ト／デイプレーシヨン）型のMOSマイクロコン
ピユータにおいては、第３図に示すような電源電
圧低下検出回路が用いられている。即ち、第３図
において、Q1およびQ2はＮチヤネルMOS型FET
（電界効果トランジスタ）であつて、このうちＥ
型トランジスタQ1とＤ型トランジスタQ2とはVDD
電源ノードと接地端との間に直列接続され、上記
Ｅ型トランジスタQ1のゲートはVDD電源ノードに
接続され、上記Ｄ型トランジスタQ2のゲートは
接地端に接続されており、電源分圧回路３１を形
成している。この電源分圧回路３１の出力ノード
はＥ型トランジスタQ3とＤ型トランジスタQ4と
からなる第１のＥ／Ｄ型インバータI1の入力ノー
ドに接続され、このＥ／ＤインバータI1の出力ノ
ードには第２のＥ／Ｄ型インバータI2およびRS
型フリツプフロツプ（FF）回路３２が縦続接続
されている。
When a microcomputer is used in the field of high reliability control, it is equipped with a standby mode that retains the contents of RAM (random access memory), which is the main memory, even when the microcomputer is not operating, in order to store adaptive control parameters. standby to ensure the validity of its retained contents.
If the voltage of the power supply used drops below a specified value during the mode period, a function to detect and store this becomes important. In order to realize this function, a conventional N-channel E/D (enhancement/depression) type MOS microcomputer uses a power supply voltage drop detection circuit as shown in FIG. That is, in Fig. 3, Q 1 and Q 2 are N-channel MOS type FETs.
(field effect transistor), of which E
Type transistor Q 1 and D type transistor Q 2 are V DD
The gate of the E-type transistor Q1 is connected to the VDD power supply node, the gate of the D-type transistor Q2 is connected to the ground terminal, and the gate of the E-type transistor Q1 is connected to the ground terminal. A circuit 31 is formed. The output node of this power supply voltage divider circuit 31 is connected to the input node of a first E/D type inverter I1 consisting of an E type transistor Q3 and a D type transistor Q4 , and the output node of this E/D inverter I1 is The node has a second E/D type inverter I2 and RS
Type flip-flop (FF) circuits 32 are connected in cascade.
上記電源電圧低下検出回路においては、VDD電
源電圧が規定値以下に低下すると、電源分圧回路
３１の出力が低下し、第１のＥ／Ｄ型インバータ
I1はＥ型トランジスタQ3がオフ状態になつて出力
が“１”レベルになり、第２のＥ／Ｄ型インバー
タI2の出力が“０”レベルになり、FF回路３２
がリセツトされて出力が“１”レベルになる。 In the above power supply voltage drop detection circuit, when the V DD power supply voltage drops below a specified value, the output of the power supply voltage divider circuit 31 decreases, and the first E/D type inverter
In I1 , the E-type transistor Q3 is turned off and the output becomes "1" level, and the output of the second E/D type inverter I2 becomes "0" level, and the FF circuit 32
is reset and the output goes to the "1" level.
ところで、CMOS型LSIにおいては、前述した
ようにＤ型トランジスタを使用した電源電圧低下
検出回路を適用することはできない。そこで、第
４図に示すように電源分圧回路４１として拡散抵
抗ＲとＮチヤネルＥ型トランジスタQ5とを直列
接続し、インバータI3としてＥ型のＰチヤネルト
ランジスタQ6とＮチヤネルトランジスタQ7とか
らなるCMOSインバータを用い、CMOS型のRS
フリツプフロツプ回路４２を記憶回路として用い
ることが考えられる。
By the way, in a CMOS type LSI, a power supply voltage drop detection circuit using a D-type transistor cannot be applied as described above. Therefore, as shown in FIG. 4, a diffused resistor R and an N-channel E-type transistor Q5 are connected in series as a power supply voltage dividing circuit 41, and an E-type P-channel transistor Q6 and an N-channel transistor Q7 are used as an inverter I3 . Using a CMOS inverter consisting of
It is conceivable to use the flip-flop circuit 42 as a memory circuit.
しかし、上記第４図の回路においては、周囲温
度が室温の条件下で電源分圧回路４１に少なくと
も10-6アンペアオーダの電流が流れてしまう。こ
れに対して、CMOS型LSIの特徴であるスタンバ
イ電流は室温で10-10〜10-9アンペアオーダであ
り、CMOS型LSIの製造に際してプロセス上の欠
陥の有無を上記スタンバイ電流の測定値によつて
検査している。このことから、CMOS型LSIに前
記第４図の回路を適用した場合には、前記オーダ
のスタンバイ電流に比べて電圧分圧回路４１の電
流が非常に大きいので、スタンバイ電流が電圧分
圧回路４１の電流によつてかくれてしまい、スタ
ンバイ電流の真値が測定不能になり、CMOS型
LSIの評価が不可能になる欠点がある。即ち、
CMOS型LSIのスタンバイ電流対周囲温度の関係
は、良品であればたとえば第５図中に示す特性Ａ
のようになり、プロセス上の欠陥がある不良品で
あれば第５図中に示す特性Ｂのようにリーク電流
が存在するが、このリーク電流は前記電源分圧回
路４１の電流によつてかくれてしまうのでその判
別が不可能になる。 However, in the circuit shown in FIG. 4, a current on the order of at least 10 -6 amperes flows through the power supply voltage dividing circuit 41 under the condition that the ambient temperature is room temperature. On the other hand, the standby current, which is a characteristic of CMOS LSIs, is on the order of 10 -10 to 10 -9 amperes at room temperature, and the presence or absence of process defects during the manufacture of CMOS LSIs can be determined based on the measured value of the standby current. I am inspecting it. From this, when the circuit shown in FIG. 4 is applied to a CMOS type LSI, the current of the voltage divider circuit 41 is much larger than the standby current of the above order, so the standby current is The true value of the standby current cannot be measured, and the CMOS
There is a drawback that LSI evaluation becomes impossible. That is,
The relationship between standby current and ambient temperature for a CMOS LSI is, for example, the characteristic A shown in Figure 5 if it is a good product.
If the product is defective due to a defect in the process, there will be a leakage current as shown in characteristic B shown in FIG. This makes it impossible to distinguish.
本発明は上記の事情に鑑みてなされたもので、
CMOS型LSIのスタンバイ電流の測定に支障を与
えることなく、上記LSIの使用時における電源電
圧の規定値以下の低下時を検出し得る電源電圧低
下検出回路を提供するものである。
The present invention was made in view of the above circumstances, and
The object of the present invention is to provide a power supply voltage drop detection circuit that can detect when the power supply voltage drops below a specified value when the above-mentioned LSI is used without interfering with the measurement of standby current of a CMOS type LSI.
即ち、本発明は、CMOS型LSIに設けられ、
LSI電源電圧の規定値以下への低下時を検出する
電源電圧低下検出回路において、前記電源電圧を
抵抗とＮチヤネルトランジスタとの直列回路によ
り分圧するための電源分圧回路を設け、この回路
の出力端にCMOSインバータの入力端を接続し、
前記Ｎチヤネルトランジスタのゲートに制御用パ
ツドを接続するとともに、この制御用パツドに集
積回路のスタンバイ電流測定中はＮチヤネルトラ
ンジスタをオフとして電源分圧回路に流れる電流
を遮断するように電位を与える手段を設けたこと
を特徴とするものである。
That is, the present invention is provided in a CMOS type LSI,
In a power supply voltage drop detection circuit that detects when the LSI power supply voltage drops below a specified value, a power supply voltage divider circuit is provided to divide the power supply voltage by a series circuit of a resistor and an N-channel transistor, and the output of this circuit is Connect the input end of the CMOS inverter to the end,
Means for connecting a control pad to the gate of the N-channel transistor and applying a potential to the control pad so as to turn off the N-channel transistor and cut off the current flowing to the power supply voltage divider circuit while measuring the standby current of the integrated circuit. It is characterized by having the following.
したがつて、LSIスタンバイ電流測定時には電
源分圧回路の電流をオフ状態に設定できるのでス
タンバイ電流を支障なく測定でき、LSI使用時に
は電源分圧回路を動作状態に設定しておくことに
よつて電源電圧の規定値以下の低下時を検出でき
る。 Therefore, when measuring the LSI standby current, the current in the power supply voltage divider circuit can be set to the OFF state, so the standby current can be measured without any problem.When the LSI is used, the power supply voltage divider circuit can be set to the operating state by It can detect when the voltage drops below the specified value.
以下、図面を参照して本発明の一実施例を詳細
に説明する。
Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図はCMOS型LSIに内蔵された電源電圧低
下検出回路を示しており、LSI電源であるVDD電
源のノードと接地端との間に拡散抵抗ＲとＮチヤ
ネルＥ型トランジスタQ5とが直列接続されてな
る電源分圧回路１１が接続されている。１２は
VDD電源ノードと接地端との間に接続された
CMOSインバータであつて、ＰチヤネルＥ型ト
ランジスタQ6とＮチヤネルＥ型トランジスタQ7
とからなり、その入力端は前記電源分圧回路１１
の出力端（抵抗ＲとトランジスタQ5との相互接
続点）に接続されている。１３はVDD電源ノード
と接地端との間に接続されたCMOS型のRSフリ
ツプフロツプ（FF）回路であり、リセツト入力
端が前記CMOSインバータ１２の出力端に接
続されている。１４は制御用パツドであり、LSI
のスタンバイ電流測定時には“０”レベルが与え
られ、LSIの使用時には“１”レベルが与えられ
るものである。この場合、LSIパツケージの外部
端子の仕様上、余裕があればスタンバイ電流テス
ト用制御端子を設けて上記制御用パツド１４との
接続を行なうようにし、上記余裕がなければLSI
動作モードとしてテストモードを設け、モード切
換信号入力によつて制御用パツド１４の電位を切
換制御するように回路構成を行なうようにすれば
よい。即ち、制御用パツド１４は、集積回路外部
端子に印加される電位が直接に与えられてもよ
く、あるいは集積回路外部端子に与えられるモー
ド制御信号によつて集積回路内部から所定電位が
与えられるものでもよい。 Figure 1 shows a power supply voltage drop detection circuit built into a CMOS type LSI, in which a diffused resistor R and an N-channel E-type transistor Q5 are connected between the node of the V DD power supply, which is the LSI power supply, and the ground terminal. A power supply voltage dividing circuit 11 connected in series is connected. 12 is
V DD connected between the power node and the ground terminal
It is a CMOS inverter, consisting of a P-channel E-type transistor Q6 and an N-channel E-type transistor Q7.
The input terminal is connected to the power supply voltage divider circuit 11.
(interconnection point between resistor R and transistor Q5 ). Reference numeral 13 denotes a CMOS type RS flip-flop (FF) circuit connected between the VDD power supply node and the ground terminal, and its reset input terminal is connected to the output terminal of the CMOS inverter 12. 14 is a control pad, LSI
A "0" level is given when measuring the standby current, and a "1" level is given when the LSI is used. In this case, if there is a margin in the specifications of the external terminals of the LSI package, a control terminal for standby current testing should be provided and connected to the control pad 14, and if there is no margin, the LSI
A test mode may be provided as the operation mode, and the circuit configuration may be configured such that the potential of the control pad 14 is switched and controlled by inputting a mode switching signal. That is, the control pad 14 may be directly supplied with the potential applied to the external terminal of the integrated circuit, or may be supplied with a predetermined potential from within the integrated circuit by a mode control signal applied to the external terminal of the integrated circuit. But that's fine.
次に、上記電源電圧低下検出回路の動作を説明
する。LSIのスタンバイ電流の測定に際しては、
制御用パツド１４に“０”レベル（接地電位）が
与えられる。これにより、電源分圧回路１１はト
ランジスタQ5がオフ状態になるので電流が流れ
ず、LSIのスタンバイ電流の真値の測定が可能に
なる。即ち、前述したようにCMOS型LSIのスタ
ンバイ電流対周囲温度の関係は、良品であればた
とえば第５図中に示す特性Ａのようになり、プロ
セス上の欠陥がある不良品であれば第５図中に示
す特性Ｂのようになるが、本実施例によればLSI
の良否に応じて特性Ａ，Ｂをそのまま測定するこ
とが可能となる。 Next, the operation of the power supply voltage drop detection circuit will be explained. When measuring the standby current of LSI,
A "0" level (ground potential) is applied to the control pad 14. As a result, in the power supply voltage divider circuit 11, the transistor Q5 is turned off, so no current flows, and the true value of the standby current of the LSI can be measured. That is, as mentioned above, the relationship between the standby current and the ambient temperature of a CMOS type LSI is, for example, as shown in characteristic A shown in Fig. 5 if it is a good product, and as shown in characteristic A shown in Fig. 5 if it is a defective product with a process defect. The characteristic B shown in the figure is as shown in the figure, but according to this embodiment, the LSI
It becomes possible to measure characteristics A and B as they are depending on the quality.
一方、LSIの使用時には制御用パツド１４に
“１”レベル（VDD電源電位）が与えられて電源
電圧低下検出モードになる。これにより、電源分
圧回路１１の出力端Ａの電位VAおよびCMOSイ
ンバータ１２の出力端Ｂの電位VBはVDD電源電圧
の変化に対していれぞれ第２図中に示すようにな
る。即ち、VDD電源電圧が電源分圧回路１１のト
ランジスタQ5の閾値電圧VTHより低い間は上記ト
ランジスタQ5はオフ状態であり、電源分圧回路
１１の出力端電位VAはVDD電源電位と同じであつ
て図中のVDD直線の上にある。また、この間は
CMOSインバータ１２の閾値VTH（＝１／２VDD）よ
りもその入力電位VAが高いので、このインバー
タ１２の出力端電位VBは接地電位になつている。
VDD電源電位が前記閾値電圧VTHより高いときに
は、電源分圧回路１１のトランジスタQ5がオン
状態になり、拡散抵抗Ｒによる電圧降下により出
力端電位VAはVDD電源電位より低くなる。そし
て、この出力端電位VAが１／２VDD電位より低くな
る所定のVDD電源電位VDD′のときに、CMOSイン
バータ１２が反転してその出力端電位VBが１／２
VDD電位より高くなる。換言すれば、通常動作時
には出力端電位VAは接地電位、出力端電位VBは
VDD電位であるが、VDD電源電位が規定値VDD′よ
り低くなると出力端電位VAが１／２VDD電位より高
くなつて出力端電位VBが１／２VDD電位より低くな
るので、FF回路１３がリセツトされるようにな
る。 On the other hand, when the LSI is used, a "1" level (V DD power supply potential) is applied to the control pad 14 to enter the power supply voltage drop detection mode. As a result, the potential V A at the output terminal A of the power supply voltage divider circuit 11 and the potential V B at the output terminal B of the CMOS inverter 12 become as shown in FIG. 2 with respect to changes in the V DD power supply voltage. . That is, while the V DD power supply voltage is lower than the threshold voltage V TH of the transistor Q 5 of the power supply voltage divider circuit 11, the transistor Q 5 is in an off state, and the output end potential V A of the power supply voltage divider circuit 11 is lower than the V DD power supply voltage. It is the same as the potential and lies above the V DD straight line in the figure. Also, during this time
Since the input potential V A of the CMOS inverter 12 is higher than the threshold value V TH (=1/2 V DD ), the output terminal potential V B of the inverter 12 is at the ground potential.
When the V DD power supply potential is higher than the threshold voltage V TH , the transistor Q 5 of the power supply voltage dividing circuit 11 is turned on, and the output terminal potential V A becomes lower than the V DD power supply potential due to the voltage drop caused by the diffusion resistor R. Then, when the output terminal potential V A is a predetermined V DD power supply potential V DD ' that is lower than the 1/2 V DD potential, the CMOS inverter 12 is inverted and the output terminal potential V B becomes the 1/2 V DD potential. Becomes higher. In other words, during normal operation, the output terminal potential V A is ground potential, and the output terminal potential V B is
Regarding the V DD potential, when the V DD power supply potential becomes lower than the specified value V DD ', the output terminal potential V A becomes higher than the 1/2 V DD potential and the output terminal potential V B becomes lower than the 1/2 V DD potential. , the FF circuit 13 is reset.
上述したように本発明の電源電圧低下検出回路
によれば、この検出回路を内蔵するCMOS型LSI
における制御用パツドの電位を制御することによ
つて、LSIスタンバイ電流の測定に支障を与える
ことなくLSI使用時における電源電圧の規定値以
下の低下時を検出することができるので、高信頼
性分野向けのLSIに適用して効果的である。ま
た、本発明回路によれば、回路構成要素が少な
く、かつ製造上のパラメータの依存性が少ないの
で、広い動作マージンを持たせることができる。
As described above, according to the power supply voltage drop detection circuit of the present invention, a CMOS type LSI incorporating this detection circuit can be used.
By controlling the potential of the control pad in the LSI, it is possible to detect when the power supply voltage drops below the specified value when using the LSI without interfering with the measurement of the LSI standby current. It is effective when applied to LSI for Further, according to the circuit of the present invention, the number of circuit components is small and the dependence on manufacturing parameters is small, so that a wide operating margin can be provided.
第１図は本発明の電源電圧低下検出回路の一実
施例を示す回路図、第２図は第１図の回路の動作
を示す特性図、第３図は従来のNMOS型LSIにお
ける電源電圧低下検出回路を示す回路図、第４図
は従来考えられているCMOS型LSIにおける電源
電圧低下検出回路を示す回路図、第５図は第４図
の回路を内蔵したCMOS型LSIのスタンバイ電流
（良品、不良品）および電源分圧回路電流の関係
を示す特性図である。
１１……電源分圧回路、１２……CMOSイン
バータ、１４……制御用パツド、Ｒ……抵抗、
Q5……Ｎチヤネルトランジスタ。
Figure 1 is a circuit diagram showing an embodiment of the power supply voltage drop detection circuit of the present invention, Figure 2 is a characteristic diagram showing the operation of the circuit in Figure 1, and Figure 3 is a power supply voltage drop in a conventional NMOS type LSI. Figure 4 is a circuit diagram showing a detection circuit, Figure 4 is a circuit diagram showing a power supply voltage drop detection circuit in a conventional CMOS LSI, and Figure 5 is a circuit diagram showing the standby current (defective product) of a CMOS LSI that incorporates the circuit in Figure 4. , defective product) and a power supply voltage divider circuit current. 11...Power voltage divider circuit, 12...CMOS inverter, 14...Control pad, R...Resistor,
Q 5 ...N-channel transistor.
Claims (1)
回路に与えられる電源電圧の規定値以下への低下
時を検出する電源電圧低下検出回路において、前
記電源電圧を抵抗とＮチヤネルトランジスタとの
直列回路により分圧するための電源分圧回路と、
この電源分圧回路の分圧出力端に入力端が接続さ
れる相補性絶縁型インバータと、前記Ｎチヤネル
トランジスタのゲートに接続される制御用パツド
と、集積回路のスタンバイ電流測定中はＮチヤネ
ルトランジスタをオフとして電源分圧回路に流れ
る電流を遮断するように制御用パツドに電位を与
える手段とを具備したことを特徴とする電源電圧
低下検出回路。1. In a power supply voltage drop detection circuit that is provided in a complementary isolated integrated circuit and detects when the power supply voltage applied to the integrated circuit drops below a specified value, the power supply voltage is connected to a series circuit of a resistor and an N-channel transistor. a power supply voltage divider circuit for dividing the voltage by;
A complementary insulated inverter whose input terminal is connected to the divided voltage output terminal of the power supply voltage dividing circuit, a control pad connected to the gate of the N-channel transistor, and an N-channel transistor during standby current measurement of the integrated circuit. and means for applying a potential to a control pad so as to turn off the power supply voltage divider circuit and cut off the current flowing through the power supply voltage divider circuit.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091419A JPS61249126A (en) | 1985-04-27 | 1985-04-27 | Circuit for detecting fall of supply voltage |
| US06/855,595 US4716323A (en) | 1985-04-27 | 1986-04-25 | Power voltage drop detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091419A JPS61249126A (en) | 1985-04-27 | 1985-04-27 | Circuit for detecting fall of supply voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61249126A JPS61249126A (en) | 1986-11-06 |
| JPH0576589B2 true JPH0576589B2 (en) | 1993-10-22 |
Family
ID=14025847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091419A Granted JPS61249126A (en) | 1985-04-27 | 1985-04-27 | Circuit for detecting fall of supply voltage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61249126A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007327804A (en) * | 2006-06-07 | 2007-12-20 | Nec Electronics Corp | Voltage drop measuring circuit |
-
1985
- 1985-04-27 JP JP60091419A patent/JPS61249126A/en active Granted
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| JPS61249126A (en) | 1986-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |