JPH0583924B2 - - Google Patents
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- JPH0583924B2 JPH0583924B2 JP63182175A JP18217588A JPH0583924B2 JP H0583924 B2 JPH0583924 B2 JP H0583924B2 JP 63182175 A JP63182175 A JP 63182175A JP 18217588 A JP18217588 A JP 18217588A JP H0583924 B2 JPH0583924 B2 JP H0583924B2
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Description
[発明の目的]
(産業上の利用分野)
本発明は外部から印加される電源電圧を降下さ
せた中間電位を発生する電源電圧降下回路に関す
るもので、特に電源電圧を印加時に信頼性が低下
する微細素子に対して中間電位を供給し信頼性を
維持させるものである。
(従来の技術)
従来の電源電圧降下回路の一例を第2図に示
す。即ちP1,…,P5はそれぞれP−チヤネル
MOS FETであり、前記P1のソース及びバツク
ゲートは電源電圧(VCC)印加端子T1に、前記P2
のソース及びバツクゲートは前記P1のゲート及
びドレインに、前記P3のソース及びバツクゲー
トは前記P2のゲート及びドレインに、それぞれ
接続されており、前記P3のゲート及びドレイン
は接地されている。さらに、前記P4のソース及
びバツクゲートは前記電源電圧印加端子T1に、
ゲートは前記P2のゲート及びドレインに接続さ
れており、前記P5のソース及びバツクゲートは
前記P4のドレインにそれぞれ接続されており、
前記P4のゲート及びドレインは接地されている。
さらに前記P4のドレインは中間電位(VMM)出力
端子T2に接続されている。
次に、第2図に示した従来の電源電圧降下回路
の動作を説明する。P−チヤネルMOS FETの
しきい値を|VTP|とおくと、電源電圧VCCが3
|VTP|より高い電圧が与えられると、前記P−
チヤネルMOS FETP1,P2,P3はともにオンし
P2のドレイン即ちP4のゲートはP1,P2,P3の等
価抵抗によつて定まる電位VOに安定する。この
時、不等式0<VO<VCC−2|VTP|が成立つ。
従つてP4のゲート・ソース間電圧は2|VTP|以
上となりP4はオンし、端子T2にP4及びP5の等価
抵抗によつて定まる中間電位VMMが発生される。
さらに例えば前記P3の等価抵抗値をP1,P2の
それに比して非常に大きく設定する事により前記
VOの値をVCC−2|VTP|にほぼ等しい値に設定
し、従つて前記P4のゲート・ソース間電圧は、
ほぼ2|VTP|に設定する事ができる。この時前
記P4及びP5のソース・ドレイン間電流をそれぞ
れI及びI′とおくと、VCC≧VMM+|VTP|なる条
件が成立つ時、前記I及びI′はP4及びP5によつて
それぞれ定まる定数β1,β2を用いて、それぞれI
≒β1/2|VTP|2、I′≒β2/2(VMM−|VTP|)2と
近似
される。P4及びP5のソース・ドレイン間電流が
等しいため、β1/2|VTP|2=β2/2(VMM−|VTP|
)2
なる方程式が成立ち、
[Purpose of the Invention] (Industrial Application Field) The present invention relates to a power supply voltage drop circuit that generates an intermediate potential by lowering the power supply voltage applied from the outside. This is to maintain reliability by supplying an intermediate potential to minute elements. (Prior Art) An example of a conventional power supply voltage drop circuit is shown in FIG. That is, P 1 , ..., P 5 are each P-channels
It is a MOS FET, and the source and back gate of the P1 are connected to the power supply voltage (V CC ) application terminal T1 , and the P2
The source and backgate of P3 are connected to the gate and drain of P1 , the source and backgate of P3 are connected to the gate and drain of P2 , and the gate and drain of P3 are grounded. Further, the source and back gate of P4 are connected to the power supply voltage application terminal T1 ,
a gate is connected to the gate and drain of the P 2 , a source and a back gate of the P 5 are connected to the drain of the P 4 , respectively;
The gate and drain of P4 are grounded.
Further, the drain of P 4 is connected to the intermediate potential (V MM ) output terminal T 2 . Next, the operation of the conventional power supply voltage drop circuit shown in FIG. 2 will be explained. If the threshold value of P-channel MOS FET is |V TP |, then the power supply voltage V CC is 3
When a voltage higher than |V TP | is applied, the P−
Channel MOS FETP 1 , P 2 , P 3 are all on.
The drain of P 2 , that is, the gate of P 4 is stabilized at a potential VO determined by the equivalent resistance of P 1 , P 2 , and P 3 . At this time, the inequality 0<V O <V CC −2 |V TP | holds true.
Therefore, the gate-source voltage of P 4 exceeds 2|V TP |, P 4 is turned on, and an intermediate potential V MM determined by the equivalent resistance of P 4 and P 5 is generated at the terminal T 2 . Furthermore, for example, by setting the equivalent resistance value of P 3 to be much larger than that of P 1 and P 2 ,
The value of V O is set to a value approximately equal to V CC −2 | V TP |, so the gate-source voltage of P 4 is
It can be set to approximately 2 |V TP |. At this time, let the source-drain currents of P 4 and P 5 be I and I', respectively, and when the condition of V CC ≧V MM + |V TP | is satisfied, the above I and I' become P 4 and Using constants β 1 and β 2 respectively determined by P 5 , I
≒β 1 /2 | V TP | 2 , I′≒β 2 /2 (V MM − |V TP |) 2 . Since the source-drain currents of P 4 and P 5 are equal, β 1 /2 | V TP | 2 = β 2 /2 (V MM − | V TP |
) 2 equations are established,
【式】
|VTP|なる中間電位が、VCCの値が
[Formula] |V TP | is the intermediate potential when the value of V CC is
【式】以上の時に発生され
る。
(発明が解決しようとする課題)
第2図を参照して説明した従来の電源電圧降下
回路は外部から印加された電源電圧が、構成して
いるMOS FETのしきい値の3倍以上の値でな
いと動作しない。また構成しているMOS FET
のしきい値に依存した中間電位を発生するため、
例えば製造工程が変化して、MOS FETのしき
い値が変動すると所望の中間電位を発生しなくな
るという問題点があつた。
本発明は上記のような点に鑑みてなされたもの
で、従来の電源電圧降下回路よりも、外部電源電
圧が低い範囲でも動作し、さらに、プロセス条件
のゆらぎによる影響を受けにくい、より安定した
中間電位を発生できる電源電圧降下回路を提供す
ることを目的とする。
[発明の構成]
(課題を解決するための手段と作用)
本発明は上記目的を達成するために、ソースお
よびバツクゲートが電源電圧を接続された第1の
P−チヤネルMOS FET、第3のP−チヤネル
MOS FETおよび第4のP−チヤネルMOS
FETと、ソースおよびバツクゲートは前記第1
のP−チヤネルMOS FETのゲートおよびドレ
インおよび第3のP−チヤネルMOS FETのゲ
ートに、ゲートは前記第3のP−チヤネルMOS
FETのドレインおよび第4のP−チヤネルMOS
FETのゲートに、ドレインは接地電位にそれぞ
れ接続された第2のP−チヤネルMOS FETと、
ソースおよびバツクゲートは接地電位に、ゲート
は前記電源電圧に、ドレインは前記第2のP−チ
ヤネルMOS FETおよび第4のP−チヤネル
MOS FETのゲートおよび前記第3のP−チヤ
ネルMOS FETのドレインにそれぞれ接続され
た第1のN−チヤネルMOS FETと、ゲートお
よびドレインは接地電位に、ソースおよびバツク
ゲートは第4のP−チヤネルMOS FETのドレ
インにそれぞれ接続された第5のP−チヤネル
MOS FETとから構成されたことを特徴とする
ものである。
即ち、本発明の電源電圧降下回路は、外部から
印加された電源電圧が構成しているMOS FET
のしきい値の2倍以上で動作し、さらに構成して
いるすべてのもしくは一部のMOS FETのチヤ
ネルイオン注入を省略することにより、プロセス
条件のゆらぎによる影響を受けにくい、より安定
した中間電位を発生できることを特徴とする。
(実施例)
第1図は、本発明における電源電圧降下回路の
一実施例を示す。即ちN21はN−チヤネルMOS
FET、P21,…,P25はそれぞれP−チヤネル
MOS FETである。前記P21のソース及びバツク
ゲートは電源電圧(VCC)印加端子T3に、前記
P22のソース及びバツクゲートは前記P21のゲート
及びドレインにそれぞれ接続されており、P22の
ドレインは接地されている。前記P23のソース及
びバツクゲートは前記電圧電圧印加端子T3に、
P23のゲートは前記P21のゲート及びドレインに、
前記N21のドレインは前記P22のゲート及び前記
P23のドレインに、N21のゲートは前記電源電圧
印加端子T3にそれぞれ接続されており、N21のソ
ース及びバツクゲートは接地されている。さら
に、前記P24のソース及びバツクゲートは前記電
源電圧印加端子T3に、P24のゲートは前記P23の
ドレインに、前記P25のソース及びバツクゲート
は前記P24のドレインに、それぞれ接続されてお
り、P25のゲート及びドレインは接地されている。
さらに、前記P24のドレインは中間電位(VMM′)
出力端子T4に接続されている。
次に、第1図を用いて上述した本発明における
電源電圧降下回路の動作を説明する。電源電圧
VCCが2|VTP|以上の時、前記N21のしきい値を
2|VTP|以下に設定することにより、N21はオ
ンし、N21のドレイン、即ち、P22のゲート電位
をVCC−2|VTP|以下に引き下げP21,P22をと
もにオンさせるためP21のドレイン、即ちP23のゲ
ート・ソース間電圧は|VTP|より大となり、
P23はオンする。従つてP23のドレイン電圧、即ち
P24のゲート電位は電源電位とVCC−2|VTP|の
間の中間電位に安定する。この時P24はオンする
ため、P24のドレイン即ち出力端子T4に、P24及
びP25の等価抵抗によつて定まる中間電位VMM′が
発生される。
さらに例えば前記N21の等価抵抗を非常に大き
く設定することによりN21のドレイン、即ちP24
のゲート電位をほぼVCC−2|VTP|に等しい値
に設定することができる。従つて従来例における
電源電圧降下回路と全く同様に、P24及びP25によ
つてそれぞれ定まる定数β21,β22によつて
[Expression] Occurs when the above occurs. (Problems to be Solved by the Invention) In the conventional power supply voltage drop circuit described with reference to FIG. Otherwise it won't work. It also consists of MOS FETs
To generate an intermediate potential depending on the threshold of
For example, if the threshold value of the MOS FET changes due to changes in the manufacturing process, there is a problem in that the desired intermediate potential cannot be generated. The present invention was made in view of the above points, and is a more stable circuit that operates even in a lower range of external power supply voltage than conventional power supply voltage drop circuits, and is less affected by fluctuations in process conditions. An object of the present invention is to provide a power supply voltage drop circuit that can generate an intermediate potential. [Structure of the Invention] (Means and Effects for Solving the Problems) In order to achieve the above object, the present invention includes a first P-channel MOS FET whose source and back gate are connected to a power supply voltage, a third P-channel MOS FET, and a third P-channel MOS FET whose source and back gate are connected to a power supply voltage. -channel
MOS FET and 4th P-channel MOS
The FET, source and back gate are
the gate and drain of the P-channel MOS FET and the gate of the third P-channel MOS FET;
Drain of FET and 4th P-channel MOS
a second P-channel MOS FET whose gate and drain are respectively connected to ground potential;
The source and back gate are connected to the ground potential, the gate is connected to the power supply voltage, and the drain is connected to the second P-channel MOS FET and the fourth P-channel MOS FET.
A first N-channel MOS FET is connected to the gate of the MOS FET and the drain of the third P-channel MOS FET, the gate and drain are connected to the ground potential, and the source and back gate are connected to the fourth P-channel MOS FET. a fifth P-channel connected to the drain of each FET;
It is characterized by being composed of MOS FET. That is, the power supply voltage drop circuit of the present invention has a power supply voltage that is applied from the outside.
By omitting channel ion implantation for all or some of the MOS FETs that constitute the MOS FET, a more stable intermediate potential that is less affected by fluctuations in process conditions can be achieved. It is characterized by being able to generate. (Embodiment) FIG. 1 shows an embodiment of a power supply voltage drop circuit according to the present invention. That is, N 21 is N-channel MOS
FET, P 21 ,…, P 25 are each P-channel
It is a MOS FET. The source and back gate of P21 are connected to the power supply voltage (V CC ) application terminal T3 .
The source and back gate of P22 are connected to the gate and drain of P21 , respectively, and the drain of P22 is grounded. The source and back gate of P23 are connected to the voltage application terminal T3 ,
The gate of P 23 is connected to the gate and drain of P 21 ,
The drain of the N21 is connected to the gate of the P22 and the drain of the N21.
The drain of P23 and the gate of N21 are connected to the power supply voltage application terminal T3 , respectively, and the source and back gate of N21 are grounded. Further, the source and back gate of P24 are connected to the power supply voltage application terminal T3 , the gate of P24 is connected to the drain of P23 , and the source and back gate of P25 are connected to the drain of P24 . The gate and drain of P25 are grounded.
Furthermore, the drain of P 24 is at an intermediate potential (V MM ′)
Connected to output terminal T 4 . Next, the operation of the power supply voltage drop circuit according to the present invention described above will be explained using FIG. Power-supply voltage
When V CC is 2 | V TP | or more, by setting the threshold of N 21 to 2 | V TP | or less, N 21 is turned on, and the drain potential of N 21 , that is, the gate potential of P 22 In order to lower V CC −2 | V TP | or less and turn on both P 21 and P 22 , the gate-source voltage of P 21 , that is, P 23 , becomes greater than |V TP |.
P 23 turns on. Therefore the drain voltage of P 23 , i.e.
The gate potential of P24 is stabilized at an intermediate potential between the power supply potential and V CC -2|V TP |. Since P24 is turned on at this time, an intermediate potential V MM ' determined by the equivalent resistance of P24 and P25 is generated at the drain of P24 , that is, at the output terminal T4 . Furthermore, for example, by setting the equivalent resistance of N 21 very large, the drain of N 21 , that is, P 24
The gate potential of can be set to a value approximately equal to V CC -2|V TP |. Therefore, just like the power supply voltage drop circuit in the conventional example, by the constants β 21 and β 22 determined by P 24 and P 25 , respectively,
【式】なる中間 電位がVCCの値が[Formula] The intermediate potential that becomes the value of V CC is
【式】以上
の時に発生される。
尚、|VTP|の値は通常チヤネルイオン注入プ
ロセス条件のゆらぎにより影響を受け変動し、発
生する中間電位が変化してしまう。そこでP−チ
ヤネルMOS FETP21〜P25として、チヤネルイオ
ン注入を省略したP−チヤネルMOS FETを用
いることにより、中間電位の変化をなくすことが
できる。
[発明の効果]
上述した本発明における電源電圧効果回路は、
外部から印加された電源電圧が、従来の電源電圧
降下回路よりも低い値の時から動作して中間電位
を発生することができる。さらに|VTP|の値は
通常チヤネルイオン注入のプロセス条件のゆらぎ
により影響を受け変動し、発生する中間電位が変
化してしまうが、チヤネルイオン注入を省略する
ことによりこの変化をなくすことができる。[Expression] Occurs when the above occurs. Note that the value of |V TP | is normally influenced and fluctuated by fluctuations in channel ion implantation process conditions, and the generated intermediate potential changes. Therefore, by using P-channel MOS FETs in which channel ion implantation is omitted as P-channel MOS FETP 21 to P 25 , changes in intermediate potential can be eliminated. [Effect of the invention] The power supply voltage effect circuit according to the present invention described above has the following effects:
It is possible to operate and generate an intermediate potential when the externally applied power supply voltage is lower than the conventional power supply voltage drop circuit. Furthermore, the value of |V TP | is normally affected by fluctuations in the channel ion implantation process conditions and fluctuates, causing changes in the generated intermediate potential, but this change can be eliminated by omitting channel ion implantation. .
第1図は本発明の電源電圧降下回路装置を示す
回路図、第2図は従来の電源電圧降下回路の一具
体例を示す回路図である。
P1,〜,P5……P−チヤネルMOS FET、
P21,〜,P25……P−チヤネルMOS FET、N21
……N−チヤネルMOS FET、VCC……外部から
印加される電源電圧、VMM……従来例から発生さ
れる中間電位、VMM′……本発明の電源電圧降下
回から発生される中間電位。
FIG. 1 is a circuit diagram showing a power supply voltage drop-down circuit device according to the present invention, and FIG. 2 is a circuit diagram showing a specific example of a conventional power supply voltage drop-down circuit. P 1 , ~, P 5 ...P-channel MOS FET,
P 21 , ~, P 25 ...P-channel MOS FET, N 21
...N-channel MOS FET, V CC ...Power supply voltage applied externally, V MM ...Intermediate potential generated from the conventional example, V MM ′ ...Intermediate potential generated from the power supply voltage drop circuit of the present invention potential.
Claims (1)
された第1のP−チヤネルMOS FET、第3の
P−チヤネルMOS FETおよび第4のP−チヤ
ネルMOS FETと、 ソースおよびバツクゲートは前記第1のP−チ
ヤネルMOS FETのゲートおよびドレインおよ
び第3のP−チヤネルMOS FETのゲートに、
ゲートは前記第3のP−チヤネルMOS FETの
ドレインおよび第4のP−チヤネルMOS FET
のゲートに、ドレインは接地電位にそれぞれ接続
された第2のP−チヤネルMOS FETと、 ソースおよびバツクゲートは接地電位に、ゲー
トは前記電源電圧に、ドレインは前記第2のP−
チヤネルMOS FETおよび第4のP−チヤネル
MOS FETのゲートおよび前記第3のP−チヤ
ネルMOS FETのドレインにそれぞれ接続され
た第1のN−チヤネルMOS FETと、 ゲートおよびドレインは接地電位に、ソースお
よびバツクゲートは第4のP−チヤネルMOS
FETのドレインにそれぞれ接続された第5のP
−チヤネルMOS FETとから構成されたことを
特徴とする電源電圧降下回路。 2 第1のP−チヤネルMOS FET〜第5のP
−チヤネルMOS FETとして、チヤネルイオン
注入を省略したP−チヤネルMOS FETを用い
ることを特徴とする請求項1記載の電源電圧降下
回路。[Scope of Claims] 1. A first P-channel MOS FET, a third P-channel MOS FET, and a fourth P-channel MOS FET whose source and back gate are connected to a power supply voltage; at the gate and drain of the first P-channel MOS FET and at the gate of the third P-channel MOS FET;
The gate is the drain of the third P-channel MOS FET and the fourth P-channel MOS FET.
a second P-channel MOS FET whose source and back gate are connected to the ground potential, whose gate is connected to the power supply voltage, and whose drain is connected to the second P-channel MOS FET;
Channel MOS FET and 4th P-channel
A first N-channel MOS FET is connected to the gate of the MOS FET and the drain of the third P-channel MOS FET, the gate and drain are connected to the ground potential, and the source and back gate are connected to the fourth P-channel MOS FET.
The fifth P connected to the drain of each FET
- A power supply voltage drop circuit characterized by comprising a channel MOS FET. 2 1st P-channel MOS FET ~ 5th P
- The power supply voltage drop circuit according to claim 1, characterized in that a P-channel MOS FET in which channel ion implantation is omitted is used as the channel MOS FET.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63182175A JPH0231215A (en) | 1988-07-21 | 1988-07-21 | Dropping circuit for power supply voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63182175A JPH0231215A (en) | 1988-07-21 | 1988-07-21 | Dropping circuit for power supply voltage |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0231215A JPH0231215A (en) | 1990-02-01 |
JPH0583924B2 true JPH0583924B2 (en) | 1993-11-30 |
Family
ID=16113654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63182175A Granted JPH0231215A (en) | 1988-07-21 | 1988-07-21 | Dropping circuit for power supply voltage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0231215A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2876741A1 (en) | 2013-11-25 | 2015-05-27 | Ashikawa Co., Ltd. | OBD connector protective cover |
EP2879244A1 (en) | 2013-12-02 | 2015-06-03 | Ashikawa Co., Ltd. | OBD connector protective cover |
-
1988
- 1988-07-21 JP JP63182175A patent/JPH0231215A/en active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2876741A1 (en) | 2013-11-25 | 2015-05-27 | Ashikawa Co., Ltd. | OBD connector protective cover |
EP2879244A1 (en) | 2013-12-02 | 2015-06-03 | Ashikawa Co., Ltd. | OBD connector protective cover |
Also Published As
Publication number | Publication date |
---|---|
JPH0231215A (en) | 1990-02-01 |
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---|---|---|---|
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