JPH057898B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPNPNスイツチを含んだ半導体スイ
ツチに係り、特に主電流のオン・オフ状態を外部
から適確に検出でき、かつ、半導体集積化しやす
い半導体スイツチに関するものである。

〔従来の技術〕

一般に、半導体スイツチとしてのPNPNスイ
ツチは、トランジスタスイツチに較べて双方向に
高耐圧が得られること、オン抵抗を低くできるこ
と、大電流通電時にもオン電圧を低くできること
などの利点がある。しかし、同時に自己保持機能
を有するために、オン・オフスイツチとして用い
る場合には、オフ制御が比較的難しいという欠点
を有している。

負荷電流を変えずにPNPNスイツチをオフさ
せるには、ゲート・カソード間を過渡的に短絡し
て一時的に保持電流を高め、負荷電流を保持でき
なくする方法と、ゲートに逆電流を与えてオフさ
せる方法とがあり、電流切断能力や外部回路条件
によつて使い分けられる。

さて、これらの方法に用いて構成したオン・オ
フスイツチにおいて、自己保持機能を有するがた
めスイツチのオン・オフ状態の検出を必要とする
場合がある。PNPNスイツチは、オフ駆動の時
点から電荷の蓄積時間に起因するターンオフ時間
の分だけ遅れてオフ状態となるが、スイツチの用
途によつては、この遅れ時間のために外部制御上
で不都合を生ずる。例えば、PNPNスイツチを
用いたオン・オフスイツチ２個で電流切換スイツ
チを構成した場合に、先ず、一方のスイツチをパ
ルス的にオフ駆動してから他方のスイツチをパル
ス的にオン駆動して負荷電流を切換えようとした
とき、オフ駆動を受けたスイツチが完全にオフ状
態とならぬまま、他方のスイツチがオンとなり、
同時に２個のスイツチがオン状態を保つケースが
出てくる。これは、ゲート制御が無くとも主電極
間が外部的に通電可能状態にあればオン保持動作
を続けるPNPNスイツチの自己保持機能と、一
般にターンオフ時間がターンオン時間より長いこ
とに起因する現象である。このような誤動作を防
ぐためには、スイツチの負荷電流がどの時点でオ
フしたかを検出しておく方法が必要になる。

第１図に、オフ検出機能をもたせたオン・オフ
スイツチの回路構成を示す。第１図において、
PNPトランジスタＱ１とNPNトランジスタＱ２
とで等価的に構成されるPNPNスイツチ１のオ
ン制御、オフ制御は、それぞれゲートＧ、オフ制
御入力端子Ｂに駆動電流を加えることで成され、
この結果、外部回路の負荷抵抗Ｒ２と電源Ｖ１と
で定まる負荷電流をオン・オフできる。ここで、
抵抗Ｒ１はPNPNスイツチ１のdv／dt効果によ
る誤動作を防止するもので、PNPNスイツチ１
のゲート点弧感度はこの抵抗Ｒ１によつて定ま
る。また、トランジスタＱ３はPNPNスイツチ
１のゲートＧ及びカソードＫ間を一時的に短絡し
て、PNPNスイツチ１の最小保持電流値を高め、
オフ状態へ移行させるものである。

さらに、トランジスタＱ４はPNPNスイツチ
１のオン・オフ状態を検出するためのものであ
る。すなわち、トランジスタＱ２，Ｑ４におい
て、そのベース、エミツタをそれぞれ共通接続す
る構成としているため、トランジスタＱ２，Ｑ４
はほぼ同一のベース・バイアス条件となり、それ
ぞれのコレクタ電流もほぼ等しいものとなる。こ
こでトランジスタＱ２のコレクタ電流はPNPN
スイツチ１のアノード電流の一部であるから、ト
ランジスタＱ４のコレクタ電流を監視すれば、
PNPNスイツチのオン・オフ状態を検出できる
ことになる。第２図は上記の動作波形を略示した
ものであり、I_Gはオン駆動電流、I_Bはオフ駆動電
流、I_Aはアノード電流、I_CはトランジスタＱ４の
コレクタ電流をそれぞれ示す。第２図から明らか
なように、PNPNスイツチ１のアノード電流I_Aの
オン・オフ情報は、トランジスタＱ４のコレクタ
電流I_Cの有無、すなわち第１図の抵抗Ｒ３の電圧
降下から検出できる。

〔発明が解決しようとする課題〕

しかしながら、第１図に示す回路構成には次の
如き欠点がある。第１の欠点は、オフ検出が時間
的に正確でないことである。通常、PNPNスイ
ツチ１とトランジスタＱ４とは、それぞれ個別の
デバイスになるから、大きさ、形状が異なるこ
と、外部負荷条件を常に同一にはできないことか
ら、ターンオフ時間が異なつてくる。さらに、
PNPNスイツチ１のターンオフ時間は、構成ト
ランジスタＱ１，Ｑ２のターンオフ時間の和とな
る傾向を持つため、トランジスタＱ４では正確な
オフ検出ができない。すなわち、第１図において
オフ駆動したときに、トランジスタＱ２，Ｑ４は
トランジスタＱ３によつて同時にベース・エミツ
タ間を短絡されるため、速やかにオフとなるが、
PNPトランジスタＱ１はその時点からオフに向
かう。この結果、第２図のt₄，t₅として示す如
く、PNPNスイツチ１が完全にオフする前にオ
フ検出をしてしまい、その目的を充分に果たして
いない。第２の欠点は、オフ検出用にトランジス
タＱ４を追加するため素子数が増えることであ
る。これは、半導体集積回路化を考えたときに素
子占有面積が増加することであり、経済性の観点
から望ましくない。

以上のように、従来技術による半導体スイツチ
では、オフ検出特性が不充分なものであり、かつ
素子占有面積も大きいという欠点があつた。

本発明の目的は、主電流のオン・オフ検出特性
が適確であり、しかも、素子占有面積が小さく集
積化に適した半導体スイツチを得ることにある。

〔課題を解決するための手段〕

この目的のために、本発明は主電流スイツチ回
路に主電流のオン・オフ状態検出用の第２のアノ
ード端子を設けて、適確な主電流のオン・オフ検
出ができるように構成したことを特徴とする。

〔実施例〕

以下、図面を用いて本発明を詳細に説明する。
第３図は上記従来の半導体スイツチに改良を加え
た半導体スイツチの一例を示す回路構成図であ
り、Ｑ１１，Ｑ１２，Ｑ２は４端子PNPNスイ
ツチ２を構成する２個のPNPトランジスタと１
個のNPNトランジスタ、Ｑ３はターンオフ用の
NPNトランジスタ、Ｒ１はdv／dt効果による誤
動作の防止用抵抗、Ｖ１，Ｖ２はそれぞれ負荷用
電源と抵抗、Ｖ２，Ｖ３はそれぞれオン・オフ検
出用の電源と抵抗である。また、Ａ１は第１のア
ノード端子、Ａ２は第２のアノード端子、Ｋはカ
ソード端子、Ｇはゲート端子、Ｂはオフ制御入力
端子を示す。本実施例においては、トランジスタ
Ｑ１１，Ｑ１２，Ｑ２から成る４端子PNPNス
イツチ２により半導体スイツチの主電流スイツチ
回路が構成され、NPNトランジスタＱ３と抵抗
Ｒ１とにより半導体スイツチのターンオフ用スイ
ツチ回路が構成されている。第３図の回路構成に
おいて、オン制御はゲートＧからオン駆動電流を
供給することによつて成され、Ｑ１１，Ｑ２で構
成されるPNPNスイツチがオン状態となり、外
部回路の電源Ｖ１と抵抗Ｒ２で定まる負荷電流が
アノードＡ１からカソードＫへ流れる。また、同
時にＱ１２，Ｑ２で構成されるPNPNスイツチ
もオン状態となり、外部回路の電源Ｖ２と抵抗Ｒ
３で定まるオン検出電流がアノードＡ２からカソ
ードＫへ流れる。次に、オフ制御はオフ制御入力
端子Ｂからオフ駆動電流を流し込むことによつて
成され、トランジスタＱ３がオン状態となり、
PNPNスイツチ２のゲートＧ・カソードＫ間、
すなわち、トランジスタＱ２のベース、エミツタ
間を短絡することによつてPNPNスイツチの保
持電流値を高め、アノードＡ１からカソードＫに
向かつて流れていた負荷電流をオフする。また、
同時にアノードＡ２からカソードＫに向かつて流
れていたオン検出電流もオフする。

さて、第３図図示の回路構成において、主電流
のオン・オフ検出は主電流が流れるPNPトラン
ジスタＱ１１とベース・コレクタを共通接続した
PNPトランジスタＱ１２のエミツタ電流の有無
で行われる。PNPNスイツチのターンオフ動作
において、先ず、NPNトランジスタＱ２がトラ
ンジスタＱ３によつてベース・エミツタ間を短絡
させることでオフになり、次いでPNPトランジ
スタＱ１１，Ｑ１２が同時にオフに向かうため
に、アノードＡ１，Ａ２からの流入電流がオフと
なる時間はほぼ同様のものとなる。PNPNスイ
ツチのターンオフ動作に関しても同じように、
NPNトランジスタＱ２がンとなつてからPNPト
ランジスタＱ１１，Ｑ１２が同時にオフに向か
う。この結果、第２のアノードＡ２からの流入電
流の有無は、適確な時間で主電流のオン・オフ状
態を示すことになり、オン・オフ検出特性の適確
な半導体スイツチが得られるものである。

また、第３図図示の４端子PNPNスイツチ２
は一体構造のデバイスとすることができる。第４
図は、この４端子PNPNスイツチ２の断面構造
を図示したものであり、１０はＮ形半導体基板、
１１，１２，１３はＰ形拡散層、１４はＮ形拡散
層を示し、１５は酸化膜、１６ａ，１６ｂ，１６
ｃ，１６ｄは金属配線層をそれぞれ示す。４端子
PNPNスイツチ２の第１のアノード端子Ａ１は、
Ｐ形拡散層１１を経て金属配線層１６ａから取出
し、同様に第２のアノード端子Ａ２、ゲート端子
Ｇ、カソード端子ＫはそれぞれＰ形拡散層１３、
Ｐ形拡散層１２、Ｎ形拡散層１４を経て金属配線
層１６ｂ，１６ｃ，１６ｄから取出す。４端子
PNPNスイツチ２を第４図の如く一体構造とで
きることから、第３図図示回路は素子占有面積の
小さなものにできる。さらに、本発明者らの試作
実験によれば、第３図図示回路の動作として、む
しろトランジスタＱ１１がオフした後にトランジ
スタＱ１２がオフとなり、主電流のオフ検出に時
間余裕をもつことが判明した。すなわち、第３図
の回路を半導体集積化した場合には集積度の高い
経済的な設計ができ、かつ、主電流のオン・オフ
検出が適確な半導体スイツチが得られるものであ
る。

第５図は第３図の半導体スイツチにさらに改良
を加えた半導体スイツチの一例を示す回路構成図
であり、第３図図示の回路構成に電流分流用のト
ランジスタＱ５，Ｑ６を加えて、半導体スイツチ
としての電流切断能力をさらに高めたものであ
る。

すなわち、この例では、トランジスタＱ１１，
Ｑ１２、Ｑ２から成る４端子PNPNスイツチ２
と、電流分流用の第１および第２のトランジスタ
Ｑ５，Ｑ６とにより半導体スイツチの主電流スイ
ツチ回路が構成されている。第５図において第３
図と同一部分は同一の記号を用いているが、第３
図で示した外部回路の電源Ｖ１，Ｖ２と抵抗Ｒ
２，Ｒ３は省略してある。この回路構成において
も、オン制御はゲートＧからのオン駆動電流の供
給によつて成され、まず４端子PNPNスイツチ
２がオンとなり、次いでトランジスタＱ５，Ｑ６
がオン状態となつて、第１のアノードＡ１からカ
ソードＫへ負荷電流が流れる。また、同時にトラ
ンジスタＱ１２もオン状態になつているから、第
２のアノードＡ２からカソードＫへオン検出電流
が流れる。次に、オフ制御もオフ制御入力端子Ｂ
からオフ駆動電流を流し込むことで成され、まず
トランジスタＱ３がオンとなり、４端子PNPN
スイツチ２がターンオフして、次いで電流分流用
のトランジスタＱ５，Ｑ６がオフとなり、アノー
ドＡ１からカソードＫへ流れていた負荷電流を切
断する。また、同時に第２のアノードＡ２からカ
ソードＫに向かつて流れていたオン検出電流もオ
フする。

第５図の改良例においては、負荷電流が
PNPNスイツチ２とトランジスタＱ５，Ｑ６と
に分流する構成であるため、第３図図示の改良例
よりさらに電流切断能力の大きい半導体スイツチ
が得られる。また、第３図、第４図での説明と同
様に４端子PNPNスイツチ２は一体構造とでき
るため、素子占有面積の小さなものとなる。ただ
し、オフ検出の時間に関しては、トランジスタＱ
５，Ｑ６によるターンオフ時間が誤差となる傾向
をもつ。本発明はこの点を改良するものである。

第６図は本発明による半導体スイツチの実施例
を示す回路構成図であり、第５図における４端子
PNPNスイツチ２を通常のPNPNスイツチ１と
し、また、オン、オフ検出用のトランジスタＱ５
２を追加したものである。この実施例において
は、PNPNスイツチ１の構成トランジスタＱ１
のエミツタとトランジスタＱ５１のエミツタを接
続して主電極用の第１のアノード端子Ａ１とし、
トランジスタＱ５１とコレクタ、ベースを共通接
続したトランジスタＱ５２のエミツタをオン・オ
フ検出用の第２のアノード端子Ａ２とすることを
特徴とする。すなわち、本実施例では、PNPN
スイツチ１と、電流検出用トランジスタＱ５２
と、第１および第２の電流分流用トランジスタＱ
５１，Ｑ６とにより半導体スイツチの主電流スイ
ツチ回路が構成されている。

他の部分は、第５図の場合と同一であり、その
動作は第５図での説明と同様である。ただし、主
電流のオン・オフ検出は、オフ制御時に最後にオ
フ状態となるトランジスタＱ５１とベース、コレ
クタを共通接続したトランジスタＱ５２のエミツ
タへの流入電流の有無で実施するため、より正確
に主電流のオン・オフ状態を検出できる。また、
PNPNトランジスタＱ５１，Ｑ５２は、第３図
で説明した４端子PNPNスイツチと同様に一体
構造とすることができ、素子占有面積を小さく押
えることが可能である。さらに電流切断能力も大
きいという特徴をもつ。

〔発明の効果〕

以上、詳しく説明したように本発明は、主電流
スイツチ回路の第２のアノード端子から主電流の
オン・オフ検出を行うことによつて、その検出特
性が適確なものとなり、かつ、この検出用の素子
の占有面積を小さなものにできるので高集積化が
可能であり、特性面および経済性に優れた半導体
スイツチを提供し得るものである。

【図面の簡単な説明】

第１図は従来の半導体スイツチの回路説明図、
第２図は第１図の回路構成の動作波形図、第３図
は従来の半導体スイツチに改良を加えた半導体ス
イツチの一例を示す回路構成図、第４図は第３図
に示した４端子NPNPスイツチの構造断面図、
第５図は第３図の半導体スイツチにさらに改良を
加えた一例を示す回路構成図、第６図は本発明に
よる半導体スイツチの実施例を示す回路構成図で
ある。 １……PNPNスイツチ、２……４端子PNPN
スイツチ、Ｑ１，Ｑ２，Ｑ１１，Ｑ１２……
PNPNスイツチ構成用トランジスタ、Ｑ３，Ｑ
５，Ｑ６，Ｑ５１，Ｑ５２……トランジスタ、Ａ
１……第１のアノード端子、Ａ２……第２のアノ
ード端子、Ｋ……カソード端子、Ｇ……ゲート端
子、Ｂ……オフ制御入力端子。

Claims (1)

1. 【特許請求の範囲】 １ 主電極用の第１のアノード端子、カソード端
   子と、制御用のゲート端子と、電流検出用の第２
   のアノード端子とを有する主電流スイツチ回路
   と、 該主電流スイツチ回路のゲート・カソード端子
   間に接続されたターンオフ用スイツチ回路とを備
   えた半導体スイツチであつて、 上記主電流スイツチ回路は、PNPNスイツチ
   と、電流検出用トランジスタと、第１および第２
   の電流分流用トランジスタとから成り、 上記PNPNスイツチの一方の主電極端子は上
   記第１の電流分流用トランジスタのエミツタに、
   上記PNPNスイツチの他方の主電極端子は上記
   第２の電流分流用トランジスタのベースに接続さ
   れ、上記第１の電流分流用トランジスタと上記電
   流検出用トランジスタのベース、コレクタは共通
   接続されてそれぞれ上記第２の電流分流用トラン
   ジスタのコレクタ、エミツタに接続されるととも
   に、 上記第１の電流分流用トランジスタのエミツ
   タ、コレクタをそれぞれ上記主電流スイツチ回路
   の主電極用の第１のアノード端子、カソード端子
   と、また上記PNPNスイツチのゲート端子、上
   記電流検出用トランジスタのエミツタをそれぞれ
   上記主電流スイツチ回路の制御用のゲート端子、
   電流検出用の第２のアノード端子として構成し、 上記第１のアノード端子の流入電流のオン・オ
   フ状態を上記第２のアノード端子の流入電流によ
   つて検出することを特徴とする半導体スイツチ。