JPH0324816B2 - - Google Patents
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- Publication number
- JPH0324816B2 JPH0324816B2 JP19295181A JP19295181A JPH0324816B2 JP H0324816 B2 JPH0324816 B2 JP H0324816B2 JP 19295181 A JP19295181 A JP 19295181A JP 19295181 A JP19295181 A JP 19295181A JP H0324816 B2 JPH0324816 B2 JP H0324816B2
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- JP
- Japan
- Prior art keywords
- switch
- terminal
- current
- pnpn
- transistor
- Prior art date
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Links
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- 239000004065 semiconductor Substances 0.000 claims description 17
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/18—Modifications for indicating state of switch
Landscapes
- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はPNPNスイツチを含んだ半導体スイ
ツチに係り、特に主電流のオン・オフ状態を外部
から適確に検出でき、かつ、半導体集積化しやす
い半導体スイツチに関するものである。
ツチに係り、特に主電流のオン・オフ状態を外部
から適確に検出でき、かつ、半導体集積化しやす
い半導体スイツチに関するものである。
一般に、半導体スイツチとしてのPNPNスイ
ツチは、トランジスタスイツチに較べて双方向に
高耐圧が得られること、オン抵抗を低くできるこ
と、大電流通電時にもオン電圧を低くできること
などの利点がある。しかし、同時に自己保持機能
を有するために、オン・オフスイツチとして用い
る場合には、オフ制御が比較的難しいという欠点
を有している。
ツチは、トランジスタスイツチに較べて双方向に
高耐圧が得られること、オン抵抗を低くできるこ
と、大電流通電時にもオン電圧を低くできること
などの利点がある。しかし、同時に自己保持機能
を有するために、オン・オフスイツチとして用い
る場合には、オフ制御が比較的難しいという欠点
を有している。
負荷電流を変えずにPNPNスイツチをオフさ
せるには、ゲート・カソード間を過渡的に短絡し
て一時的に保持電流を高め、負荷電流を保持でき
なくする方法と、ゲートに逆電流を与えてオフさ
せる方法とがあり、電流切断能力や外部回路条件
によつて使い分けられる。
せるには、ゲート・カソード間を過渡的に短絡し
て一時的に保持電流を高め、負荷電流を保持でき
なくする方法と、ゲートに逆電流を与えてオフさ
せる方法とがあり、電流切断能力や外部回路条件
によつて使い分けられる。
さて、これらの方法を用いて構成したオン・オ
フスイツチにおいて、自己保持機能を有するがた
めスイツチのオン・オフ状態の検出を必要とする
場合がある。PNPNスイツチは、オフ駆動の時
点から電荷の著積時間に起因するターンオフ時間
の分だけ遅れてオフ状態となるが、スイツチの用
途によつては、この遅れ時間のために外部制御上
で不都合を生ずる。例えば、PNPNスイツチを
用いたオン・オフスイツチ２個で電流切換スイツ
チを構成した場合、先ず、一方のスイツチをパル
ス的にオフ駆動してから他方のスイツチをパルス
的にオ賄駆動して負荷電流を切換えようとしたと
き、、オフ駆動を受けたスイツチが完全にオフ状
態とならぬまま、他方のスイツチがオンとなり、
同時に２個のスイツチがオン状態を保つケースが
出てくる。これは、ゲート制御が無くとも主電極
間が外部的に通電可能にあればオン保持動作を続
けるPNPNスイツチの自己保持機能と、一般に
ターンオフ時間がターンオン時間より長いことに
起因する現象である。このような誤動作を防ぐた
めには、スイツチの負荷電流がどの時点でオフし
たかを検出しておく方法が必要になる。
フスイツチにおいて、自己保持機能を有するがた
めスイツチのオン・オフ状態の検出を必要とする
場合がある。PNPNスイツチは、オフ駆動の時
点から電荷の著積時間に起因するターンオフ時間
の分だけ遅れてオフ状態となるが、スイツチの用
途によつては、この遅れ時間のために外部制御上
で不都合を生ずる。例えば、PNPNスイツチを
用いたオン・オフスイツチ２個で電流切換スイツ
チを構成した場合、先ず、一方のスイツチをパル
ス的にオフ駆動してから他方のスイツチをパルス
的にオ賄駆動して負荷電流を切換えようとしたと
き、、オフ駆動を受けたスイツチが完全にオフ状
態とならぬまま、他方のスイツチがオンとなり、
同時に２個のスイツチがオン状態を保つケースが
出てくる。これは、ゲート制御が無くとも主電極
間が外部的に通電可能にあればオン保持動作を続
けるPNPNスイツチの自己保持機能と、一般に
ターンオフ時間がターンオン時間より長いことに
起因する現象である。このような誤動作を防ぐた
めには、スイツチの負荷電流がどの時点でオフし
たかを検出しておく方法が必要になる。
第１図に、オフ検出機能をもたせたオン・オフ
スイツチの回路構成を示す。第１図において、
PNPNトランジスタＱ１とNPNトランジスタＱ
２とで等価的に構成されるPNPNスイツチ１の
オン制御、オフ制御は、それぞれゲートＧ、オフ
制御入力端子Ｂに駆動電流を加えることで成さ
れ、この結果、外部回路の負荷抵抗Ｒ２と電源Ｖ
１とで定まる負荷電流をオン／オフできる。ここ
で、抵抗Ｒ１はPNPNスイツチ１のdv／dt効果
による誤動作を防止するもので、PNPNスイツ
チ１のゲート点弧感度はこの抵抗Ｒ１によつて定
まる。また、トランジスタＱ３はPNPNスイツ
チ１のゲートＧ及びカソードＫ間を一時的に短絡
して、PNPNスイツチ１の最小保持電流値を高
め、オフ状態へ移行させるものである。
スイツチの回路構成を示す。第１図において、
PNPNトランジスタＱ１とNPNトランジスタＱ
２とで等価的に構成されるPNPNスイツチ１の
オン制御、オフ制御は、それぞれゲートＧ、オフ
制御入力端子Ｂに駆動電流を加えることで成さ
れ、この結果、外部回路の負荷抵抗Ｒ２と電源Ｖ
１とで定まる負荷電流をオン／オフできる。ここ
で、抵抗Ｒ１はPNPNスイツチ１のdv／dt効果
による誤動作を防止するもので、PNPNスイツ
チ１のゲート点弧感度はこの抵抗Ｒ１によつて定
まる。また、トランジスタＱ３はPNPNスイツ
チ１のゲートＧ及びカソードＫ間を一時的に短絡
して、PNPNスイツチ１の最小保持電流値を高
め、オフ状態へ移行させるものである。
さらに、トランジスタＱ４はPNPNスイツチ
のオン・オフ状態を検出するためのものである。
すなわち、トランジスタＱ２，Ｑ４において、そ
のベース・エミツタをそれぞれ共通接続する構成
としているため、トランジスタＱ２，Ｑ４はほぼ
同一のベース・バイアス条件となり、それぞれの
コレクタ電流もほぼ等しいものとなる。ここでト
ランジスタＱ２のコレクタ電流はPNPNスイツ
チ１のアノード電流の一部であるから、トランジ
スタＱ４のコレクタ電流を監視すれば、PNPN
スイツチ１のオン・オフ状態を検出できることに
なる。第２図は上記の動作波形を略示したもので
あり、IGはオン駆動電流、IBはオフ駆動電流、IA
はアノード電流、ICはトランジスタＱ４のコレク
タ電流をそれぞれ示す。第２図から明らかなよう
に、PNPNスイツチ１のアノード電流IAのオン・
オフ情報は、トランジスタＱ４のコレクタ電流IC
の有無、すなわち第１図の抵抗Ｒ３の電圧降下か
ら検出できる。
のオン・オフ状態を検出するためのものである。
すなわち、トランジスタＱ２，Ｑ４において、そ
のベース・エミツタをそれぞれ共通接続する構成
としているため、トランジスタＱ２，Ｑ４はほぼ
同一のベース・バイアス条件となり、それぞれの
コレクタ電流もほぼ等しいものとなる。ここでト
ランジスタＱ２のコレクタ電流はPNPNスイツ
チ１のアノード電流の一部であるから、トランジ
スタＱ４のコレクタ電流を監視すれば、PNPN
スイツチ１のオン・オフ状態を検出できることに
なる。第２図は上記の動作波形を略示したもので
あり、IGはオン駆動電流、IBはオフ駆動電流、IA
はアノード電流、ICはトランジスタＱ４のコレク
タ電流をそれぞれ示す。第２図から明らかなよう
に、PNPNスイツチ１のアノード電流IAのオン・
オフ情報は、トランジスタＱ４のコレクタ電流IC
の有無、すなわち第１図の抵抗Ｒ３の電圧降下か
ら検出できる。
しかしながら、第１図に示す回路構成には次の
如き欠点がある。第１の欠点は、オフ検出が時間
的に正確でないことである。通常、PNPNスイ
ツチ１とトランジスタＱ４とは、それぞれ個別の
デバイスになるから、大きさ、形状が異なるこ
と、外部負荷条件を常に同一にはできないことか
ら、ターンオフ時間が異なつてくる。さらに、
PNPNスイツチ１のターンオフ時間は、構成ト
ランジスタＱ１，Ｑ２のターンオフ時間の和とな
る傾向を持つため、トランジスタＱ４では正確な
オフ検出ができない。すなわち、第１図において
オフ駆動したときに、トランジスタＱ２，Ｑ４は
トランジスタＱ３によつて同時にベース・エミツ
タ間を短絡されるため、速やかにオフとなるが、
PNPNトランジスタＱ１はその時点からオフに
向かう。この結果、第２図のt4，t5として示す如
く、PNPNスイツチ１が完全にオフする前にオ
フ検出をしてさしまい、その目的を充分に果たし
ていない。第２の欠点は、オフ検出用にトランジ
スタＱ４を追加するため素子数が増えることであ
る。これは、半導体集積回路化を考えたときに素
子占有面積が増加することであり、経済性の観点
から望ましくない。
如き欠点がある。第１の欠点は、オフ検出が時間
的に正確でないことである。通常、PNPNスイ
ツチ１とトランジスタＱ４とは、それぞれ個別の
デバイスになるから、大きさ、形状が異なるこ
と、外部負荷条件を常に同一にはできないことか
ら、ターンオフ時間が異なつてくる。さらに、
PNPNスイツチ１のターンオフ時間は、構成ト
ランジスタＱ１，Ｑ２のターンオフ時間の和とな
る傾向を持つため、トランジスタＱ４では正確な
オフ検出ができない。すなわち、第１図において
オフ駆動したときに、トランジスタＱ２，Ｑ４は
トランジスタＱ３によつて同時にベース・エミツ
タ間を短絡されるため、速やかにオフとなるが、
PNPNトランジスタＱ１はその時点からオフに
向かう。この結果、第２図のt4，t5として示す如
く、PNPNスイツチ１が完全にオフする前にオ
フ検出をしてさしまい、その目的を充分に果たし
ていない。第２の欠点は、オフ検出用にトランジ
スタＱ４を追加するため素子数が増えることであ
る。これは、半導体集積回路化を考えたときに素
子占有面積が増加することであり、経済性の観点
から望ましくない。
以上のように、従来技術による半導体スイツチ
では、オフ検出特性が不充分なものであり、かつ
素子占有面積も大きいという欠点があつた。
では、オフ検出特性が不充分なものであり、かつ
素子占有面積も大きいという欠点があつた。
本発明の目的は、主電流のオン・オフ検出特性
が適確であり、しかも、素子占有面積が小さく集
積化に適した半導体スイツチを得ることにある。
が適確であり、しかも、素子占有面積が小さく集
積化に適した半導体スイツチを得ることにある。
この目的のために、本発明は主電流スイツチ回
路に主電流のオン・オフ状態検出用の第２のアノ
ード端子を設けて、適確な主電流のオン・オフ検
出ができるように構成した。
路に主電流のオン・オフ状態検出用の第２のアノ
ード端子を設けて、適確な主電流のオン・オフ検
出ができるように構成した。
以下、図面を用いて本発明を詳細に説明する。
第３図は本発明による半導体スイツチの第１の実
施例を示す回路構成図であり、Ｑ１１，Ｑ１２，
Ｑ２は４端子PNPNスイツチ２を構成する２個
のPNPトランジスタと１個のNPNトランジス
タ、Ｑ３はターンオフ用のNPNトランジスタ、
Ｒ１はdv／dt効果による誤動作の防止用抵抗、
Ｖ１，Ｒ２はそれぞれ負荷用電源と抵抗、Ｖ２，
Ｒ３はそれぞれオン・オフ検出用の電源と抵抗で
ある。また、Ａ１は第１のアノード端子、Ａ２は
第２のアノード端子、Ｋはカソード端子、Ｇはゲ
ート端子、Ｂはオフ制御入力端子を示す。本実施
例においては、トランジスタＱ１１，Ｑ１２，Ｑ
２から成る４端子PNPNスイツチ２により半導
体スイツチの主電流スイツチ回路が構成され、
NPNトランジスタＱ３と抵抗Ｒ１とにより半導
体スイツチのターンオフ用スイツチ回路が構成さ
れている。第３図の回路構成において、オン制御
はゲートＧからオン駆動電流を供給することによ
つて成され、Ｑ１１，Ｑ２で構成されるPNPN
スイツチがオン状態となり、外部回路の電源Ｖ１
と抵抗Ｒ２で定まる負荷電流がアノードＡ１から
カソードＫへ流れる。また、同時に、Ｑ１２，Ｑ
５で構成されるPNPNスイツチもオン状態とな
り、外部回路の電源Ｖ２と抵抗Ｒ３で定まるオン
検出電流がアノードＡ２からカソードＫへ流れ
る。次に、オフ制御はオフ制御入力端子Ｂからオ
フ駆動電流を流し込むことによつて成され、トラ
ンジスタＱ３がオン状態となり、PNPNスイツ
チ２のゲートＧ・カソードＫ間、すなわち、トラ
ンジスタＱ２のベース・エミツタ間を短絡するこ
とによつてPNPNスイツチの保持電流値を高め、
アノードＡ１からカソードＫに向かつて流れてい
た負荷電流をオフする。また、同時にアノードＡ
２からカソードＫに向かつて流れていたオン検出
電流もオフする。
第３図は本発明による半導体スイツチの第１の実
施例を示す回路構成図であり、Ｑ１１，Ｑ１２，
Ｑ２は４端子PNPNスイツチ２を構成する２個
のPNPトランジスタと１個のNPNトランジス
タ、Ｑ３はターンオフ用のNPNトランジスタ、
Ｒ１はdv／dt効果による誤動作の防止用抵抗、
Ｖ１，Ｒ２はそれぞれ負荷用電源と抵抗、Ｖ２，
Ｒ３はそれぞれオン・オフ検出用の電源と抵抗で
ある。また、Ａ１は第１のアノード端子、Ａ２は
第２のアノード端子、Ｋはカソード端子、Ｇはゲ
ート端子、Ｂはオフ制御入力端子を示す。本実施
例においては、トランジスタＱ１１，Ｑ１２，Ｑ
２から成る４端子PNPNスイツチ２により半導
体スイツチの主電流スイツチ回路が構成され、
NPNトランジスタＱ３と抵抗Ｒ１とにより半導
体スイツチのターンオフ用スイツチ回路が構成さ
れている。第３図の回路構成において、オン制御
はゲートＧからオン駆動電流を供給することによ
つて成され、Ｑ１１，Ｑ２で構成されるPNPN
スイツチがオン状態となり、外部回路の電源Ｖ１
と抵抗Ｒ２で定まる負荷電流がアノードＡ１から
カソードＫへ流れる。また、同時に、Ｑ１２，Ｑ
５で構成されるPNPNスイツチもオン状態とな
り、外部回路の電源Ｖ２と抵抗Ｒ３で定まるオン
検出電流がアノードＡ２からカソードＫへ流れ
る。次に、オフ制御はオフ制御入力端子Ｂからオ
フ駆動電流を流し込むことによつて成され、トラ
ンジスタＱ３がオン状態となり、PNPNスイツ
チ２のゲートＧ・カソードＫ間、すなわち、トラ
ンジスタＱ２のベース・エミツタ間を短絡するこ
とによつてPNPNスイツチの保持電流値を高め、
アノードＡ１からカソードＫに向かつて流れてい
た負荷電流をオフする。また、同時にアノードＡ
２からカソードＫに向かつて流れていたオン検出
電流もオフする。
さて、第３図図示の回路構成において、主電流
のオン・オフ検出は主電流が流れるPNPトラン
ジスタＱ１１とベース・コレクタを共通接続した
PNPトランジスタＱ１２のエミツタ電流の有無
で行われる。PNPNスイツチのターンオフ動作
において、先ず、NPNトランジスタＱ２がトラ
ンジスタＱ３によつてベース・エミツタ間を短絡
させることでオフになり、次いでPNPトランジ
スタＱ１１，Ｑ１２が同時にオフに向かうため
に、アノードＡ１，Ａ２からの流入電流がオフと
なる時間はほぼ同様のものとなる。PNPNスイ
ツチのターンオン動作に関しても同じように、
NPNトランジスタＱ２がオンとなつてからPNP
トランジスタＱ１１，Ｑ１２が同時にオンに向か
う。この結果、第２のアノードＡ２からの流入電
流の有無は、適確な時間で主電流のオン・オフ状
態を示すことになり、オン・オフ検出特性の適確
な半導体スイツチが得られるものである。
のオン・オフ検出は主電流が流れるPNPトラン
ジスタＱ１１とベース・コレクタを共通接続した
PNPトランジスタＱ１２のエミツタ電流の有無
で行われる。PNPNスイツチのターンオフ動作
において、先ず、NPNトランジスタＱ２がトラ
ンジスタＱ３によつてベース・エミツタ間を短絡
させることでオフになり、次いでPNPトランジ
スタＱ１１，Ｑ１２が同時にオフに向かうため
に、アノードＡ１，Ａ２からの流入電流がオフと
なる時間はほぼ同様のものとなる。PNPNスイ
ツチのターンオン動作に関しても同じように、
NPNトランジスタＱ２がオンとなつてからPNP
トランジスタＱ１１，Ｑ１２が同時にオンに向か
う。この結果、第２のアノードＡ２からの流入電
流の有無は、適確な時間で主電流のオン・オフ状
態を示すことになり、オン・オフ検出特性の適確
な半導体スイツチが得られるものである。
また、第３図図示の４端子PNPNトランジス
タ２は一体構造のデバイスとすることができる。
第４図は、この４端子PNPNスイツチ２の断面
構造を図示したものであり、１０はＮ形半導体基
板、１１，１２，１３はＰ形拡散層、１４はＮ形
拡散層を示し、１５は酸化膜、１６ａ，１６ｂ，
１６ｃ，１６ｄは金属配線層をそれぞれ示す。４
端子PNPNスイツチ２の第１のアノード端子Ａ
１は、Ｐ形拡散層１１を経て金属配線層１６ａか
ら取出し、同様に第２のアノード端子Ａ２、ゲー
ト端子Ｇ、カソード端子ＫはそれぞれＰ形拡散層
１３、Ｐ形拡散層１２、Ｎ形拡散層１４を経て金
属配線層１６ｂ，１６ｃ，１６ｄから取出す。４
端子PNPNスイツチ２を第４図の如く一体構造
とできることから、第３図図示回路は素子占有面
積の小さなものにできる。さらに、本発明者らの
試作実験によれば、第３図図示回路の動作とし
て、むしろトランジスタＱ１１がオフした後にト
ランジスタＱ１２がオフとなり、主電流のオフ検
出に時間余裕をもつことが判明した。
タ２は一体構造のデバイスとすることができる。
第４図は、この４端子PNPNスイツチ２の断面
構造を図示したものであり、１０はＮ形半導体基
板、１１，１２，１３はＰ形拡散層、１４はＮ形
拡散層を示し、１５は酸化膜、１６ａ，１６ｂ，
１６ｃ，１６ｄは金属配線層をそれぞれ示す。４
端子PNPNスイツチ２の第１のアノード端子Ａ
１は、Ｐ形拡散層１１を経て金属配線層１６ａか
ら取出し、同様に第２のアノード端子Ａ２、ゲー
ト端子Ｇ、カソード端子ＫはそれぞれＰ形拡散層
１３、Ｐ形拡散層１２、Ｎ形拡散層１４を経て金
属配線層１６ｂ，１６ｃ，１６ｄから取出す。４
端子PNPNスイツチ２を第４図の如く一体構造
とできることから、第３図図示回路は素子占有面
積の小さなものにできる。さらに、本発明者らの
試作実験によれば、第３図図示回路の動作とし
て、むしろトランジスタＱ１１がオフした後にト
ランジスタＱ１２がオフとなり、主電流のオフ検
出に時間余裕をもつことが判明した。
以上、詳しく説明したように本発明は、主電流
スイツチ回路の第２のアノード端子から主電流の
オン・オフ検出を行うことによつて、その検出特
性が適確なものとなり、かつ、この検出用の素子
の占有面積を小さなものにできるので高集積化が
可能であり、特性面および経済性に優れた半導体
スイツチを提供し得るものである。
スイツチ回路の第２のアノード端子から主電流の
オン・オフ検出を行うことによつて、その検出特
性が適確なものとなり、かつ、この検出用の素子
の占有面積を小さなものにできるので高集積化が
可能であり、特性面および経済性に優れた半導体
スイツチを提供し得るものである。
第１図は従来の半導体スイツチの回路構成図、
第２図は第１図の回路構成の動作波形図、第３図
は本発明による半導体スイツチの第１の実施例を
示す回路構成図、第４図は第３図に示した４端子
NPNPスイツチの構造断面図である。 １…PNPNスイツチ、２…４端子PNPNスイ
ツチ、Ｑ１，Ｑ２，Ｑ１１，Ｑ１２…PNPNス
イツチ構成用トランジスタ、Ｑ３…トランジス
タ、Ａ１…第１のアノード端子、Ａ２…第２のア
ノード端子、Ｋ…カソード端子、Ｇ…ゲート端
子、Ｂ…オフ制御入力端子。
第２図は第１図の回路構成の動作波形図、第３図
は本発明による半導体スイツチの第１の実施例を
示す回路構成図、第４図は第３図に示した４端子
NPNPスイツチの構造断面図である。 １…PNPNスイツチ、２…４端子PNPNスイ
ツチ、Ｑ１，Ｑ２，Ｑ１１，Ｑ１２…PNPNス
イツチ構成用トランジスタ、Ｑ３…トランジス
タ、Ａ１…第１のアノード端子、Ａ２…第２のア
ノード端子、Ｋ…カソード端子、Ｇ…ゲート端
子、Ｂ…オフ制御入力端子。
Claims (1)
- 【特許請求の範囲】 １ 主電極用の第１のアノード端子、カソード端
子と、制御用のゲート端子と、電流検出用の第２
のアノード端子とを有する主電流スイツチ回路
と、 該主電流スイツチ回路のゲート・カソード端子
間に接続されたターンオフ用スイツチ回路とを備
えた半導体スイツチであつて、 上記主電流スイツチ回路は、PNPNスイツチ
と、該PNPNスイツチのＮ層、Ｐ層のうちの主
電極用端子を除く同一極性部分とそれぞれベー
ス、コレクタを接続した電流検出用トランジスタ
とから成り、 上記PNPNスイツチのアノード端子、カソー
ド端子をそれぞれ上記主電流スイツチ回路の主電
極用の第１のアノード端子、カソード端子と、ま
た上記PNPNスイツチのゲート端子、上記電流
検出用トランジスタのエミツタをそれぞれ上記主
電流スイツチ回路の制御用のゲート端子、電流検
出用の第２のアノード端子として構成し、 上記第１のアノード端子の流入電流のオン・オ
フ状態を上記第２のアノード端子の流入電流によ
つて検出することを特徴とする半導体スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19295181A JPS5895426A (ja) | 1981-12-02 | 1981-12-02 | 半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19295181A JPS5895426A (ja) | 1981-12-02 | 1981-12-02 | 半導体スイツチ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102967A Division JPH03113913A (ja) | 1990-04-20 | 1990-04-20 | 半導体スイッチ |
| JP2102968A Division JPH03113914A (ja) | 1990-04-20 | 1990-04-20 | 半導体スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895426A JPS5895426A (ja) | 1983-06-07 |
| JPH0324816B2 true JPH0324816B2 (ja) | 1991-04-04 |
Family
ID=16299725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19295181A Granted JPS5895426A (ja) | 1981-12-02 | 1981-12-02 | 半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895426A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62207023A (ja) * | 1986-03-07 | 1987-09-11 | Hitachi Ltd | 半導体スイツチ |
| JP2765842B2 (ja) * | 1987-12-14 | 1998-06-18 | 株式会社日立製作所 | 加入者回路用半導体スイッチ |
-
1981
- 1981-12-02 JP JP19295181A patent/JPS5895426A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5895426A (ja) | 1983-06-07 |
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