JPH0577293B2 - - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOSトランジスタとバイポーラ・
トランジスタとが同一半導体基板に共存する半導
体装置の製造方法に関するものであり、特に、微
細なMOSトランジスタ（Ｎチヤネル及びｐチヤ
ネルトランジスタ）と微細なバイポーラトランジ
スタとを共存させた半導体装置（以後、Bi−
CMOSLSIと呼ぶ）の製造方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to MOS transistors and bipolar
It relates to a method of manufacturing a semiconductor device in which a transistor and a transistor coexist on the same semiconductor substrate, and in particular, a semiconductor device in which a fine MOS transistor (N-channel and P-channel transistor) and a fine bipolar transistor coexist (hereinafter referred to as Bi-
(referred to as CMOS LSI).
従来のBi−CMOSLSIの製造方法を第２図ａ〜
ｅに示す。第２図ａはNPNバイポーラトランジ
スタを形成すべき領域をN+埋込層１′上のＮ型エ
ピタキシヤル層２′、ＮチヤネルMOSFETを形
成すべき領域をP+埋込層３′上のＰウエル４′、
ＰチヤネルMOSFETを形成すべき領域をN+埋込
層５′のＮ型エピタキシヤル層６′とした後、通常
のロコス酸化工程により素子分離を行ない、続い
てゲート酸化膜７′を形成した時点の断面図であ
る。次いで第２図ｂに示すように、Ｎチヤネル及
びＰチヤネルMOSFETのゲート電極９′をリン
ドープしたポリシリコンを加工し形成する。
The conventional manufacturing method of Bi-CMOS LSI is shown in Figure 2 a~
Shown in e. In Figure 2a, the region where the NPN bipolar transistor is to be formed is the N type epitaxial layer 2' on the N + buried layer 1', and the region where the N channel MOSFET is to be formed is the P + layer on the buried layer 3'. Well 4′,
After forming the region where the P-channel MOSFET is to be formed into the N type epitaxial layer 6' of the N + buried layer 5', device isolation is performed by a normal LOCOS oxidation process, and then the gate oxide film 7' is formed. FIG. Next, as shown in FIG. 2b, gate electrodes 9' of N-channel and P-channel MOSFETs are formed by processing phosphorus-doped polysilicon.
次いで第２図ｃに示すように、NPNバイポー
ラトランジスタのＰ型ベース領域１０′をボロン
のイオン注入及びアニールにより形成する。 Next, as shown in FIG. 2c, a P-type base region 10' of the NPN bipolar transistor is formed by boron ion implantation and annealing.
次いで第２図ｄに示すように、アルミニウム等
のイオン注入マスク材１２′を加工し、NPNバイ
ポーラトランジスタのエミツタ、コレクタ電極部
分、及びＮチヤネルMOSFETのソース、ドレイ
ン部分を同時に露出させ、例えば高ドーズ量のヒ
素をイオン注入することで、N+拡散層１１′を形
成する。 Next, as shown in FIG. 2d, the ion implantation mask material 12' made of aluminum or the like is processed to simultaneously expose the emitter and collector electrode portions of the NPN bipolar transistor and the source and drain portions of the N-channel MOSFET. By ion-implanting a large amount of arsenic, an N + diffusion layer 11' is formed.
次いで第２図ｅに示すように、アルミニウム等
のイオン注入マスク材１４′を加工し、NPNバイ
ポーラトランジスタのベースコンタクト部分及び
ＰチヤネルMOSFETのソース、ドレイン部分を
同時に露出させ、例えば高ドーズ量のボロンをイ
オン注入することで、P+拡散層１３′を形成す
る。その後、CVD酸化膜を堆積し、コンタクト
ホールを開孔し、配線材料としてアルミニウムを
堆積、加工することで所望のBi−CMOS LSIを
製造していた。 Next, as shown in FIG. 2e, an ion implantation mask material 14' made of aluminum or the like is processed to simultaneously expose the base contact part of the NPN bipolar transistor and the source and drain parts of the P channel MOSFET. A P + diffusion layer 13' is formed by ion implantation. After that, the desired Bi-CMOS LSI was manufactured by depositing a CVD oxide film, opening contact holes, and depositing and processing aluminum as a wiring material.
上述した従来のBi−CMOS LSIの製造方法は、
コスト低減のために、第２図ｄ、及び第２図ｅに
示したように、N+拡散層としてバイポーラトラ
ンジスタのエミツタ、コレクタ電極とＮチヤネル
MOSFETのソース、ドレインを同時形成し、P+
拡散層としてバイポーラ・トランジスタのベー
ス・コンタクト部分とＰチヤネルMOSFETのソ
ースドレインを同時形成していた。この際、特に
問題となる点は、バイポーラ・トランジスタのエ
ミツタ形成方法である。通常高ドーズ量のヒ素イ
オン注入に対するマスク材としては、イオン注入
時のアウトガスの心配がないこと及びイオン注入
後の剥離が容易であることから、アルミニウムが
最も広く使用されている。このマスク材としての
アルミニウムの加工は、50℃〜60℃のリン酸にて
ウエツトエツチングで行なうために、第３図に示
すようにフオトレジスト３１におけるエミツタ最
小寸法ｘに対し、実際にアルミニウム３２をウエ
ツトエツチングにて得た出来上り寸法ｙは、アル
ミニウムの膜厚を約1μｍとすれば少なくとも2μ
ｍ以上は大きくなつてしまう。
The conventional Bi-CMOS LSI manufacturing method described above is
In order to reduce costs, as shown in Figures 2d and 2e, the emitter and collector electrodes of bipolar transistors and N channels are used as N + diffusion layers.
Simultaneously form the source and drain of MOSFET, and
As a diffusion layer, the base contact portion of the bipolar transistor and the source/drain of the P-channel MOSFET were formed at the same time. In this case, a particular problem is the method of forming the emitter of the bipolar transistor. Generally, aluminum is most widely used as a mask material for high-dose arsenic ion implantation because there is no fear of outgassing during ion implantation and it is easy to peel off after ion implantation. Processing of aluminum as a mask material is carried out by wet etching with phosphoric acid at 50°C to 60°C, so as shown in FIG. The finished dimension y obtained by wet etching is at least 2 μm, assuming the aluminum film thickness is approximately 1 μm.
m or more, it becomes large.
このように従来技術によれば、１〜2μｍとい
う微細なエミツタを形成することは非常に困難で
あつた。 As described above, according to the prior art, it is extremely difficult to form emitters as fine as 1 to 2 μm.
近年Bi−CMOS LSIに於いてもMOSFETの微
細化とともにバイポーラトランジスタの微細化の
要求も大きく、従来技術では、対応不可能であつ
た。 In recent years, there has been a great demand for miniaturization of bipolar transistors as well as MOSFETs in Bi-CMOS LSIs, and conventional technology has not been able to meet these demands.
本発明の半導体装置の製造方法は、一導電型を
有する半導体基板上にバイポーラトランジスタと
CMOSFETとを同時に形成する半導体装置の製
造方法において、バイポーラトランジスタのＰ型
ベース層およびCMOSFETのゲートポリシリコ
ン電極を加工形成した後、ゲートポリシリコン電
極を酸化する工程と、次にバイポーラトランジス
タのエミツタとなるべき部分のシリコン酸化膜を
選択的に除去する工程と、しかる後に前記ゲート
ポリシリコン電極とは異なる第２のポリシリコン
を堆積しエミツタとなるべきシリコン露出部分を
覆う部分以外のポリシリコンを除去する工程とを
含むことを特徴とする。
The method for manufacturing a semiconductor device of the present invention includes a method for manufacturing a semiconductor device including a bipolar transistor on a semiconductor substrate having one conductivity type.
In a method for manufacturing a semiconductor device in which a CMOSFET and a CMOSFET are simultaneously formed, after processing and forming a P-type base layer of a bipolar transistor and a gate polysilicon electrode of a CMOSFET, there is a step of oxidizing the gate polysilicon electrode, and then a step of oxidizing the gate polysilicon electrode of the bipolar transistor. A process of selectively removing the silicon oxide film in the part where it should become the emitter, and then depositing a second polysilicon different from the gate polysilicon electrode and removing the polysilicon in the part other than the part covering the exposed silicon part which should become the emitter. The method is characterized by including the step of:
次に、本発明について図面を参照して説明す
る。
Next, the present invention will be explained with reference to the drawings.
第１図ａ〜ｇは本発明の一実施例の製造工程の
縦断面図である。第１図ａはNPNバイポーラト
ランジスタを形成すべき領域をN+埋込層１上の
Ｎ型エピタキシヤル層２、ＮチヤネルMOSFET
を形成すべき領域をP+埋込層３上のＰウエル４、
ＰチヤネルMOSFETを形成すべき領域をN+埋込
層５上のＮ型エピタキシヤル層６とした後、通常
のロコス酸化工程により素子分離を行ない、続い
てゲート酸化膜７を形成し、Ｎチヤネル及びＰチ
ヤネルMOSFETのゲート電極９としてリンドー
ブしたポリシリコンを加工形成し、次いてNPN
バイポーラトランジスタのＰ型ベース領域１０を
ボロンのイオン注入及びアニールにより形成した
時点の断面図であり、従来の製造方法と何ら変わ
るところはない。 FIGS. 1a to 1g are longitudinal cross-sectional views of the manufacturing process of an embodiment of the present invention. Figure 1a shows the region where the NPN bipolar transistor is to be formed, the N type epitaxial layer 2 on the N + buried layer 1, and the N channel MOSFET.
P well 4 on P + buried layer 3,
After forming the region where the P-channel MOSFET is to be formed as the N-type epitaxial layer 6 on the N + buried layer 5, element isolation is performed by a normal LOCOS oxidation process, and then a gate oxide film 7 is formed, and the N-channel MOSFET is formed. Process and form phosphorus-doped polysilicon as the gate electrode 9 of the P-channel MOSFET, and then NPN.
This is a cross-sectional view at the time when the P-type base region 10 of the bipolar transistor is formed by boron ion implantation and annealing, and there is no difference from the conventional manufacturing method.
次に、第１図ｂに示すように、ゲートポリシリ
コン電極９を900℃、O2雰囲気で60分酸化を行な
い、シリコン酸化膜１５を約500Å成長させる。 Next, as shown in FIG. 1B, the gate polysilicon electrode 9 is oxidized at 900° C. in an O 2 atmosphere for 60 minutes to grow a silicon oxide film 15 of about 500 Å.
次に、第１図ｃに示すように、NPNバイポー
ラトランジスタのエミツタとなるべき部分のシリ
コン酸化膜を通常のフオトレジスト法により選択
的に除去し、シリコン面を露出させる。この時シ
リコン酸化膜は充分薄い（〜500Å）ので、微細
なエミツタ孔が形成できる。 Next, as shown in FIG. 1c, the silicon oxide film in the portion that is to become the emitter of the NPN bipolar transistor is selectively removed using a conventional photoresist method to expose the silicon surface. At this time, the silicon oxide film is sufficiently thin (~500 Å) so that fine emitter holes can be formed.
次に第１図ｄに示すように、第２のポリシリコ
ンを減圧CVD法により約1000Å堆積した後、第
１図ｅに示すように、通常のフオトレジスト法に
よりシリコン面が露出したエミツタ部分を覆うよ
うに第２のポリシリコンを残し、それ以外の第２
のポリシリコンを除去する。この時、ゲート電極
９の表面及び側面のシリコン酸化膜１５は、ゲー
ト電極９を形成するリンドープポリシリコンがエ
ツチングされないための保護膜となる。 Next, as shown in Figure 1d, after depositing a second polysilicon layer with a thickness of about 1000 Å by low-pressure CVD, the emitter portion where the silicon surface is exposed is removed using a conventional photoresist method, as shown in Figure 1e. Leave the second polysilicon to cover, and
Remove the polysilicon. At this time, the silicon oxide film 15 on the surface and side surfaces of the gate electrode 9 serves as a protective film to prevent the phosphorus-doped polysilicon forming the gate electrode 9 from being etched.
次に、第１図ｆに示すように従来技術と同様に
アルミニウムをイオン注入マスク材１２として、
NPNバイポーラトランジスタのエミツタ、コレ
クタ電極部分、及びＮチヤネルMOSFETのソー
スドレイン部分上を選択的にウエツトエツチング
することにより同時に開孔して、例えばヒ素イオ
ンをエネルギー50KeVドーズ量1.0×1016cm-2イ
オン注入し、マスク材１２を除去した後、熱処理
することで注入イオンを活性化してN+拡散層１
１及びNPNバイポーラトランジスタのエミツタ
２０を得る。この時、エミツタ２０はヒ素イオン
を先ず第２のポリシリコン１９に注入し、その後
の熱処理により、第２のポリシリコンからベース
領域１０に拡散されるので、Ｎチヤネル
MOSFETのソースドレイン拡散層１１に較べて
浅い接合が得られ、NPNバイポーラトランジス
タの高速化上有利である。 Next, as shown in FIG. 1f, aluminum is used as the ion implantation mask material 12 as in the prior art, and
By selectively wet etching the emitter and collector electrode portions of the NPN bipolar transistor and the source and drain portions of the N-channel MOSFET, holes are formed simultaneously, and arsenic ions are emitted at a dose of 1.0×10 16 cm -2 at an energy of 50 KeV. After ion implantation and removal of the mask material 12, the implanted ions are activated by heat treatment and the N + diffusion layer 1 is formed.
1 and the emitter 20 of the NPN bipolar transistor are obtained. At this time, the emitter 20 first implants arsenic ions into the second polysilicon 19, and then diffuses them from the second polysilicon into the base region 10 through heat treatment, so that the N-channel
A shallower junction can be obtained compared to the source/drain diffusion layer 11 of the MOSFET, which is advantageous in increasing the speed of the NPN bipolar transistor.
次に第１図ｇに示すように従来技術と同様に、
イオン注入マスク材１４を加工し、NPNバイポ
ーラトランジスタのベースコンタクト部分及びＰ
チヤネルMOSFETのソース、ドレイン部分を同
時に露出させ、例えばボロンイオンをエネルギー
50KeVドーズ量5.0×1015cm-2イオン注入する。 Next, as shown in FIG. 1g, similar to the prior art,
The ion implantation mask material 14 is processed to form the base contact part and P of the NPN bipolar transistor.
By exposing the source and drain parts of the channel MOSFET at the same time, for example, boron ions can be energized.
Implant ions at a 50KeV dose of 5.0×10 15 cm -2 .
以後、従来技術的によりCVD酸化膜の堆積、
コンタクトホールの開孔、及びアルミニウムによ
る配線加工を施し、所望のBi−CMOS LSIを得
る。 After that, CVD oxide film was deposited using conventional technology.
The desired Bi-CMOS LSI is obtained by forming contact holes and processing aluminum wiring.
以上説明したように本発明は、通常のBi−
CMOS LSIの製造工程に、
(a) 通常のフオトレジスト法によりエミツタとな
るべき部分のゲート酸化膜をバツフアード沸酸
により除去する工程と
(b) Ｎチヤネル及びＰチヤネルMOSFETのゲー
ト電極となるリンドープポリシリコンとは異な
る第２のポリシリコンを堆積し、通常のフオト
レジスト法によりエミツタとなるべきシリコン
露出部分を覆う部分以外のポリシリコンを除去
する工程
とを付加することで微細なエミツタを形成するこ
とができ、これによりBi−CMOS LSIのバイポ
ーラトランジスタを著しく高速化、高集積化する
ことができる。
As explained above, the present invention applies to ordinary Bi-
The CMOS LSI manufacturing process involves (a) removing the gate oxide film in the area that should become the emitter using buffered hydrochloric acid using the normal photoresist method; and (b) removing phosphorus doping to form the gate electrode of the N-channel and P-channel MOSFETs. Fine emitter vines are formed by depositing a second polysilicon different from polysilicon and adding a step of removing the polysilicon other than the portion covering the exposed silicon portion that should become the emitter vine using a normal photoresist method. This allows bipolar transistors in Bi-CMOS LSIs to be significantly faster and more highly integrated.
第１図ａ〜ｇは本発明の一実施例のBi−
CMOS LSIの製造工程を示した断面図、第２図
ａ〜ｅは従来のBi−CMOS LSIの製造工程を示
した断面図、第３図は従来のアルミウエツトエツ
チング時の断面図である。
１，１′，５，５′……N+埋込層、２，２′，
６，６′……Ｎ型エピタキシヤル層、３，３′……
P+埋込層、４，４′……Ｐウエル、７，７′……
ゲート酸化膜、８，８′……フイールド酸化膜、
９，９′……ゲートポリシリコン、１０，１０′…
…Ｐ型ベース層、１１，１１′……N+拡散層、１
２，１２′，１４，１４′……イオン注入マスク
材、１３，１３′……P+拡散層、１５……ゲート
ポリシリコンの側面酸化膜、１６，１８……フオ
トレジスト、１７……第２ポリシリコン層、１９
……エミツタ部分のポリシリコン層、２０……エ
ミツタ部分のN+拡散層。
Figures 1a to 1g show Bi-
2A-2E are cross-sectional views showing the manufacturing process of a conventional Bi-CMOS LSI, and FIG. 3 is a cross-sectional view showing the conventional aluminum wet etching process. 1, 1', 5, 5'...N + buried layer, 2, 2',
6, 6'... N-type epitaxial layer, 3, 3'...
P + buried layer, 4, 4'...P well, 7, 7'...
Gate oxide film, 8, 8'...field oxide film,
9, 9'...Gate polysilicon, 10, 10'...
...P-type base layer, 11,11'...N + diffusion layer, 1
2, 12', 14, 14'... Ion implantation mask material, 13, 13'... P + diffusion layer, 15... Side oxide film of gate polysilicon, 16, 18... Photoresist, 17... No. 2 polysilicon layers, 19
... Polysilicon layer in the emitter section, 20... N + diffusion layer in the emitter section.
Claims (1)
トランジスタとCMOSFETとを同時に形成する
半導体装置の製造方法に於いて、バイポーラトラ
ンジスタのＰ型ベース層及びCMOSFETのゲー
トポリシリコン電極を加工形成した後、ゲートポ
リシリコン電極を酸化する工程と、次にバイポー
ラトランジスタのエミツタとなるべき部分のシリ
コン酸化膜を選択的に除去する工程と、しかる後
に前記ゲートポリシリコン電極とは異なる第２の
ポリシリコンを堆積しエミツタとなるべきシリコ
ン露出部分を覆う部分以外のポリシリコンを選択
的に除去する工程とを含むことを特徴とする半導
体装置の製造方法。1 In a method for manufacturing a semiconductor device in which a bipolar transistor and a CMOSFET are simultaneously formed on a semiconductor substrate having one conductivity type, after processing and forming the P-type base layer of the bipolar transistor and the gate polysilicon electrode of the CMOSFET, There is a step of oxidizing the silicon electrode, a step of selectively removing the silicon oxide film in the portion that should become the emitter of the bipolar transistor, and then a second polysilicon layer different from the gate polysilicon electrode is deposited to form the emitter. 1. A method of manufacturing a semiconductor device, comprising the step of selectively removing polysilicon other than a portion covering an exposed silicon portion that is to become a silicon exposed portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351486A JPS62239563A (en) | 1986-04-11 | 1986-04-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| JP8351486A JPS62239563A (en) | 1986-04-11 | 1986-04-11 | Manufacture of semiconductor device |
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|---|---|
| JPS62239563A JPS62239563A (en) | 1987-10-20 |
| JPH0577293B2 true JPH0577293B2 (en) | 1993-10-26 |
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ID=13804592
Family Applications (1)
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| JP8351486A Granted JPS62239563A (en) | 1986-04-11 | 1986-04-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239563A (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| EP0325181B1 (en) * | 1988-01-19 | 1995-04-05 | National Semiconductor Corporation | A method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS5931052A (en) * | 1982-08-13 | 1984-02-18 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
-
1986
- 1986-04-11 JP JP8351486A patent/JPS62239563A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
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| JPS62239563A (en) | 1987-10-20 |
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Legal Events
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| EXPY | Cancellation because of completion of term |