JPH0575577A - Data error detector - Google Patents
Data error detectorInfo
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- JPH0575577A JPH0575577A JP23610491A JP23610491A JPH0575577A JP H0575577 A JPH0575577 A JP H0575577A JP 23610491 A JP23610491 A JP 23610491A JP 23610491 A JP23610491 A JP 23610491A JP H0575577 A JPH0575577 A JP H0575577A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、入力されたデータを受
信し、そのデータに含まれるビットエラーを検出するた
めのデータエラー検出装置に関する。例えば通信システ
ムにおいては、通信データの信頼性を向上するために、
エラー検出が行われる。このエラー検出には種々の方法
が提案されているが、特に本発明ではＣＲＣ(Cyclic Re
dundancy Check) 演算を利用したデータエラー検出装置
について述べる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data error detecting device for receiving input data and detecting a bit error contained in the data. For example, in a communication system, in order to improve the reliability of communication data,
Error detection is performed. Although various methods have been proposed for this error detection, in particular, in the present invention, CRC (Cyclic Rec) is used.
This section describes a data error detection device that uses dundancy check) arithmetic.
【０００２】[0002]
【従来の技術】従来のＣＲＣ演算によるデータエラー検
出装置は、プロセッサを主体として構成されており、入
力されたデータを一旦バッファメモリに格納した後、一
定単位のデータを取り出してＣＲＣ演算を施し、さらに
そのＣＲＣ演算結果から該データに含まれるビットエラ
ーを割り出すという、いわゆるソフト処理がなされてい
る。2. Description of the Related Art A conventional data error detecting device by CRC calculation is mainly composed of a processor. After input data is temporarily stored in a buffer memory, a predetermined unit of data is taken out and CRC calculation is performed. Further, so-called software processing is performed to find out a bit error included in the data from the CRC calculation result.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のデータ
エラー検出装置には２つの問題があった。第１は、入力
されたデータを一旦バッファメモリに格納し、それから
引続いてプログラムのもとに所定のステップでＣＲＣ演
算結果を導き出すという手順を経るために、最終的なビ
ットエラーを検出するまでに時間がかかり、いわゆるリ
アルタイム処理ができない、という問題である。The above-mentioned conventional data error detecting device has two problems. The first is to store the input data in the buffer memory once and then to derive the CRC calculation result in a predetermined step under the program, until the final bit error is detected. The problem is that it takes time to perform so-called real-time processing.
【０００４】第２は、単に入力データを一時保持するた
めの上記バッファメモリ、例えば First−In First−Ou
t メモリ、が不可欠であり、その分ハードウェア上の無
駄がある、という問題である。本発明は上記の問題点に
鑑み、リアルタイム処理を可能とし、かつ、単に入力デ
ータを一時保持するためのバッファメモリを不要とする
データエラー検出装置を提供することを目的とするもの
である。Secondly, the above-mentioned buffer memory for temporarily holding input data, for example, First-In First-Ou.
The problem is that memory is indispensable and there is a waste of hardware for that. In view of the above problems, it is an object of the present invention to provide a data error detection device that enables real-time processing and that does not require a buffer memory for simply holding input data.
【０００５】[0005]
【課題を解決するための手段】図１は本発明の原理構成
を表す図である。本図において、入力されたデータＤｉ
ｎを受信し、該データＤｉｎに含まれるビットエラーを
検出するデータエラー検出装置は、ＣＲＣ演算部１１
と、データ変換手段１３を内蔵するエラー分析部１２と
からなる。FIG. 1 is a diagram showing the principle configuration of the present invention. In this figure, the input data Di
The data error detection device that receives n and detects a bit error included in the data Din is the CRC calculation unit 11
And an error analysis unit 12 having a built-in data conversion unit 13.
【０００６】ＣＲＣ演算部１１は、データＤｉｎを入力
とし、該データを予め定めた生成多項式で除算して得た
剰余を演算データＤｒとして出力する。また、エラー分
析部１２は、上記データ変換手段１３からなり、出力さ
れた前記演算データＤｒをそのまま該データ変換手段１
３の入力信号として、該入力信号に対応するデータ変換
出力信号を、演算データＤｒに対応するビットエラーデ
ータＤｅｒとして送出する。The CRC calculation unit 11 receives the data Din as input, and outputs a remainder obtained by dividing the data by a predetermined generator polynomial as calculation data Dr. The error analysis unit 12 is composed of the data conversion unit 13 and outputs the calculated operation data Dr as it is to the data conversion unit 1.
As the input signal of 3, the data conversion output signal corresponding to the input signal is sent as the bit error data Der corresponding to the operation data Dr.
【０００７】この場合、データ変換手段１３は、各種の
前記演算データＤｒの各々に対応して一対一に定まるビ
ットエラーデータＤｅｒに変換するハードウェアからな
り、各ビットエラーデータＤｅｒは、少なくとも、ビッ
トエラーの種類を示すコードおよびエラービットのビッ
ト位置を示すコードによって構成される。図２はビット
エラーデータの基本構成を表す図である。上記のコード
は、コードＩおよびコードIIとして示されている。In this case, the data converting means 13 comprises hardware for converting into bit error data Der which is determined one-to-one corresponding to each of the various operation data Dr, and each bit error data Der is at least a bit. It is composed of a code indicating the type of error and a code indicating the bit position of the error bit. FIG. 2 is a diagram showing the basic configuration of bit error data. The codes above are shown as Code I and Code II.
【０００８】[0008]
【作用】ＣＲＣ演算部１１は、周知のようにハードウェ
アで構成できる。例えば多数のＥＸ−ＯＲゲートを、与
えられた生成多項式に従って組み合わせることにより構
成できる。これらＥＸ−ＯＲゲートの出力が、データＤ
ｉｎを生成多項式で除算した剰余となり、この剰余がＣ
ＲＣ演算結果（演算データＤｒ）となる。The CRC calculation unit 11 can be configured by hardware as is well known. For example, a large number of EX-OR gates can be constructed by combining them according to a given generator polynomial. The output of these EX-OR gates is the data D
It is the remainder obtained by dividing in by the generator polynomial, and this remainder is C
It becomes the RC calculation result (calculation data Dr).
【０００９】次段には同じくハードウェアで構成される
エラー分析部１２が接続される。その主体はデータ変換
手段１３である。このデータ変換手段１３に、入力信号
として上記の演算データＤｒを与えると、即座に、その
出力信号としてビットエラーデータＤｅｒが得られる。An error analysis unit 12 which is also made up of hardware is connected to the next stage. The subject is the data conversion means 13. When the above-mentioned operation data Dr is supplied as an input signal to the data converting means 13, the bit error data Der is immediately obtained as an output signal thereof.
【００１０】[0010]
【実施例】図１に示すデータ変換手段１３は、一例とし
てデコーダ回路によって実現できる。デコーダ回路は、
入力信号のビットパターンに応じて他のビットパターン
に変換した出力信号を生成できる。すなわち、各種ビッ
トパターンの演算データＤｒをそのまま入力して、各Ｄ
ｒに一対一に対応したコード（Ｄｅｒ）に変換し出力す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The data conversion means 13 shown in FIG. 1 can be realized by a decoder circuit as an example. The decoder circuit is
An output signal converted into another bit pattern can be generated according to the bit pattern of the input signal. That is, the operation data Dr of various bit patterns is directly input, and each D
It is converted into a code (Der) corresponding to r one-to-one and output.
【００１１】また、最も好ましい実施例としては、図１
に示すデータ変換手段１３をメモリ、特にリードオンリ
ーメモリ（ＲＯＭ）で実現する。図３は、データ変換手
段の実施例としてメモリを用いた図である。本図のＲＯ
Ｍ１４は、演算データＤｒをアドレス入力とし、データ
変換出力信号（ビットエラーデータＤｅｒ）を読出出力
とする。The most preferred embodiment is shown in FIG.
The data conversion means 13 shown in is realized by a memory, particularly a read only memory (ROM). FIG. 3 is a diagram using a memory as an example of the data conversion means. RO in this figure
M14 receives the operation data Dr as an address input and outputs a data conversion output signal (bit error data Der) as a read output.
【００１２】通常のＲＯＭは８ビットの読出出力であ
り、この８ビットでは必要とするビットエラーデータＤ
ｅｒとしての情報を全て表すことが困難な場合がある。
したがって好ましくは、メモリ１４は２以上のメモリか
ら形成し、これらメモリはアドレス入力を共通に受信す
る一方、各該メモリからの各読出出力を合成してビット
エラーデータＤｅｒを構成する。A normal ROM has a read output of 8 bits, and the required bit error data D is required for these 8 bits.
It may be difficult to represent all the information as er.
Therefore, it is preferable that the memory 14 is formed of two or more memories, which commonly receive the address input, while combining the read outputs from the memories to form the bit error data Der.
【００１３】図４はデータ変換手段を２つのメモリによ
って構成した例を示す図である。本図はメモリ１４を、
メモリ（ＲＯＭ１）１５およびメモリ（ＲＯＭ２）１６
の２つのメモリで構成した例を示す。一例によれば、Ｒ
ＯＭ１５および１６はそれぞれ８ｋビット（１ｋビット
×８）のＲＯＭである。そして、これらのＲＯＭを含む
データエラー検出装置は、ＣＣＩＴＴによるＣＲＣ１０
に準拠した演算方式を採用する例を示す。なお、ＣＲＣ
１０に基づく生成多項式Ｇ（ｘ）は、 Ｇ（ｘ）＝ｘ10＋ｘ9 ＋ｘ5 ＋ｘ4 ＋ｘ＋１ である。また、この場合、エラー検出すべきデータはＡ
ＴＭ（Asynchronous Transfer Mode) セルであるものと
する。つまり、ＡＴＭセルの４８バイトについてＣＲＣ
演算を行い、ＡＴＭセルに含まれるエラーを検出する。FIG. 4 is a diagram showing an example in which the data conversion means is composed of two memories. This figure shows the memory 14,
Memory (ROM1) 15 and memory (ROM2) 16
An example configured with two memories of According to one example, R
Each of the OMs 15 and 16 is a ROM of 8 k bits (1 k bits x 8). Then, the data error detecting device including these ROMs is used in the CRC10 by CCITT.
An example of adopting a calculation method based on In addition, CRC
Based on 10 generator polynomial G (x), a G (x) = x 10 + x 9 + x 5 + x 4 + x + 1. In this case, the data that should be detected as an error is A
It is assumed to be a TM (Asynchronous Transfer Mode) cell. In other words, CRC for 48 bytes of ATM cell
The calculation is performed to detect the error contained in the ATM cell.
【００１４】ＣＲＣ１０では、１ビットエラーの場合の
み、何番目のバイトの中の何番目のビットがエラーであ
るかを検出できる。つまり、エラービットの訂正も可能
である。しかし２ビット以上のエラーについては、エラ
ーの有無しか分からない。そうすると、ＲＯＭ１４（１
５，１６）は、演算データＤｒそのものを入力として、 ｉ）１ビットエラー時…エラーのあるバイトとその中の
エラービットの位置を示すコード ii）２ビット以上エラー時…２ビット以上のエラー発生
を示すコード iii)ビットエラーなしの時…ビットエラーなしを示すコ
ード という読出結果を出力することができる。The CRC 10 can detect which bit in the number byte is in error only in the case of a 1-bit error. That is, the error bit can be corrected. However, for an error of 2 bits or more, only the presence or absence of the error is known. Then, ROM 14 (1
5, 16) receives the operation data Dr itself as input, i) 1-bit error ... A code indicating the errored byte and the position of the error bit in it. Ii) 2-bit or more error ... 2-bit or more error occurs. Iii) When there is no bit error ... It is possible to output a read result called a code that indicates no bit error.
【００１５】図４によれば、ＲＯＭ１からビットエラー
の種類（上記ｉ）、ii）およびiii)のいずれに属する
か）およびどのバイトにエラービットがあるかを示すコ
ードが出力され、ＲＯＭ２から、１ビットエラーのとき
当該バイトの何ビット目がエラーなのかを示すコードが
それぞれ出力され、これらのコードを合成してビットエ
ラーデータＤｅｒとなす。なお、ＲＯＭ１からの出力コ
ード（８ビット）のうち、２ビットでエラーの種類を表
し、残りの６ビットで、４８バイトの中の何バイト目か
を表すことができる。またＲＯＭ２からの出力コード
（８ビット）は、１ビットエラー時におけるエラーバイ
ト（８ビット）の中のどのビットでエラーが発生してい
るかを表すことができる。ただし、ＲＯＭ２について
は、８ビットのビット位置を区別するために３ビットコ
ード出力としても構わないが、もともと８ビット出力の
ＲＯＭを使用しているので、８ビットコード出力とした
方が無駄がない。結局、ＲＯＭ出力は次のようになる。According to FIG. 4, the ROM 1 outputs a code indicating the type of bit error (i), ii) and iii) above) and which byte has the error bit. When a 1-bit error occurs, a code indicating which bit of the byte is in error is output, and these codes are combined to form bit error data Der. Of the output code (8 bits) from the ROM 1, 2 bits represent the type of error, and the remaining 6 bits represent the byte number of 48 bytes. Further, the output code (8 bits) from the ROM 2 can indicate which bit of the error byte (8 bits) at the time of a 1-bit error is causing the error. However, for the ROM2, a 3-bit code output may be used in order to distinguish the 8-bit bit position, but since an 8-bit output ROM is originally used, it is more efficient to use an 8-bit code output. .. After all, the ROM output is as follows.
【００１６】[0016]
【表１】 [Table 1]
【００１７】ところでビットエラーなしのとき、ビット
エラーデータＤｅｒをall“０”とするのが最も自然な
コーディングである。しかし、 all“０”とすると、空
のＡＴＭセル（データが all“０”）のときにもＤｅｒ
が all“０”となってしまい、ビットエラーが無くてＤ
ｅｒ＝all“０”となったのか、空のＡＴＭセルを受信
したためにＤｅｒ＝ all“０”となったのか区別がつか
ない。そこで、特にＡＴＭセルにおけるＨＥＣ（Header
Error Control) 同期においては、どこがセルの先頭か
わからなくなるため予めデータにオフセットを加えてお
くということが行われる。つまり、ＡＴＭセルにエラー
がないときのＣＲＣ演算結果は all“０”ではなく、上
記オフセットを表すビットが残る。このような場合に
は、エラー分析部１２は、オフセットをキャンセルした
入力信号をデータ変換するのが望ましい。つまり予め定
めた一定のオフセットビットを付加した入力信号をエラ
ー分析部１２でデータ変換するのが望ましい。When there is no bit error, the most natural coding is to set the bit error data Der to all "0". However, if all "0" is set, Der will be set even when there is an empty ATM cell (data is all "0").
Becomes all “0” and there is no bit error.
It cannot be distinguished whether er = all “0” or Der = all “0” due to the reception of an empty ATM cell. Therefore, especially in ATM cells, HEC (Header)
(Error Control) In synchronization, it is not possible to know where the beginning of a cell is, so an offset is added to the data in advance. That is, the CRC calculation result when there is no error in the ATM cell is not all "0", but the bit representing the offset remains. In such a case, it is desirable that the error analysis unit 12 performs data conversion on the input signal with the offset canceled. That is, it is desirable that the error analysis unit 12 performs data conversion of the input signal to which a predetermined fixed offset bit is added.
【００１８】本発明のデータエラー検出装置を、受信し
たＡＴＭセルのエラー検出をする例について述べたが、
これについてもう少し補足説明をする。図５は一般的な
ＡＴＭセルの構成を示す図である。このＡＴＭセルの５
３オクテット中、ペイロードの部分に当る６オクテット
目から５２オクテット目（５２オクテットの２ビットを
除く）までを生成多項式（既述のＧ（ｘ))で除算し、そ
の剰余を、図中のハッチングで示す１０ビット（ＣＲＣ
１０）に格納する。したがって、このＣＲＣ１０の部分
まで含めて生成多項式で除算してしまえば、ペイロード
にエラーがなければ、結果は all“０”になる。つまり
余りを足して割るのだから当然割り切れる。The data error detecting device of the present invention has been described with respect to an example of detecting an error in a received ATM cell.
I will give a little more supplementary explanation about this. FIG. 5 is a diagram showing a configuration of a general ATM cell. 5 of this ATM cell
Of the 3 octets, the 6th octet to the 52nd octet (excluding 2 bits of 52 octet) corresponding to the payload part is divided by the generator polynomial (G (x) described above), and the remainder is hatched in the figure. 10 bits (CRC
Store in 10). Therefore, if this CRC10 part is also divided by the generator polynomial, the result will be all "0" if there is no error in the payload. In other words, since the remainder is added and divided, it is naturally divisible.
【００１９】[0019]
【発明の効果】以上説明したように本発明によれば、リ
アルタイム処理が可能になり、またプロセッサによるプ
ログラム処理を行う場合に比してバッファメモリが不要
になるという利点がある。As described above, according to the present invention, there is an advantage that real-time processing is possible and a buffer memory is unnecessary as compared with the case where program processing is performed by a processor.
【図１】本発明の原理構成を表す図である。FIG. 1 is a diagram showing a principle configuration of the present invention.
【図２】ビットエラーデータの基本構成を表す図であ
る。FIG. 2 is a diagram showing a basic configuration of bit error data.
【図３】データ変換手段の実施例としてメモリを用いた
図である。FIG. 3 is a diagram in which a memory is used as an example of a data conversion unit.
【図４】データ変換手段を２つのメモリによって構成し
た例を示す図である。FIG. 4 is a diagram showing an example in which a data conversion unit is configured by two memories.
【図５】一般的なＡＴＭセルの構成を示す図である。FIG. 5 is a diagram showing a configuration of a general ATM cell.
１１…ＣＲＣ演算部 １２…エラー分析部 １３…データ変換手段 １４，１５，１６…メモリ Ｄｉｎ…入力されたデータ Ｄｒ…演算データ Ｄｅｒ…ビットエラーデータ 11 ... CRC calculation unit 12 ... Error analysis unit 13 ... Data conversion means 14, 15, 16 ... Memory Din ... Input data Dr ... Calculation data Der ... Bit error data
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大室 勝美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 兵頭 竜二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関端 理 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 古家 礼子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Katsumi Omuro 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Ryuji Ryoji 1015, Kamedotachu, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Satoshi Sekibata, 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, within Fujitsu Limited (72) Inventor Reiko Furuya, 1015, Kamikodanaka, Nakahara-ku, Kawasaki, Kanagawa within Fujitsu Limited
Claims (5)
含まれるビットエラーを検出するデータエラー検出装置
において、 前記データを入力とし、該データを予め定めた生成多項
式で除算して得た剰余を演算データとして出力するＣＲ
Ｃ演算部（１１）と、 データ変換手段（１３）からなり、出力された前記演算
データをそのまま該データ変換手段（１３）の入力信号
として、該入力信号に対応するデータ変換出力信号を、
前記演算データに対応するビットエラーデータとして送
出するエラー分析部（１２）と、からなることを特徴と
するデータエラー検出装置。1. A data error detecting device for receiving input data and detecting a bit error contained in the data, wherein the data is input, and a remainder obtained by dividing the data by a predetermined generator polynomial. CR that outputs as calculation data
It comprises a C operation unit (11) and a data conversion means (13), and outputs the operation data as it is as an input signal of the data conversion means (13) and outputs a data conversion output signal corresponding to the input signal.
A data error detection device comprising: an error analysis unit (12) for transmitting as bit error data corresponding to the operation data.
前記演算データの各々に対応して一対一に定まる前記ビ
ットエラーデータに変換するハードウェアからなり、各
該ビットエラーデータは、少なくとも、ビットエラーの
種類を示すコードおよびエラービットのビット位置を示
すコードによって構成される請求項１に記載のデータエ
ラー検出装置。2. The data conversion means (13) is composed of hardware for converting the bit error data to be determined in a one-to-one correspondence with each of the various kinds of operation data, and each bit error data is at least, The data error detection device according to claim 1, wherein the data error detection device is constituted by a code indicating the type of bit error and a code indicating the bit position of the error bit.
た一定のオフセットビットを付加した前記入力信号に対
応する前記データ変換出力信号を送出する請求項１記載
のデータエラー検出装置。3. The data error detection device according to claim 1, wherein the error analysis unit (12) sends the data conversion output signal corresponding to the input signal to which a predetermined fixed offset bit is added.
算データをアドレス入力とし、前記データ変換出力信号
を読出出力とするメモリ（１４）からなる請求項２に記
載のデータエラー検出装置。4. The data error detection device according to claim 2, wherein the data conversion means (13) comprises a memory (14) which receives the operation data as an address input and outputs the data conversion output signal as a read output.
のメモリ（１５，１６）からなり、これらメモリは前記
アドレス入力を共通に受信する一方、各該メモリからの
各前記読出出力を合成して前記ビットエラーデータを構
成する請求項４に記載のデータエラー検出装置。5. The memory (14) comprises one or more memories (15, 16), which commonly receive the address inputs while synthesizing each read output from each memory. 5. The data error detection device according to claim 4, wherein the bit error data is configured as a data error detection device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23610491A JPH0575577A (en) | 1991-09-17 | 1991-09-17 | Data error detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23610491A JPH0575577A (en) | 1991-09-17 | 1991-09-17 | Data error detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575577A true JPH0575577A (en) | 1993-03-26 |
Family
ID=16995796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23610491A Withdrawn JPH0575577A (en) | 1991-09-17 | 1991-09-17 | Data error detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575577A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| KR100327653B1 (en) * | 1999-03-16 | 2002-03-08 | 포만 제프리 엘 | Method and apparatus for updating cyclic redundancy check information for data storage |
-
1991
- 1991-09-17 JP JP23610491A patent/JPH0575577A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| KR100327653B1 (en) * | 1999-03-16 | 2002-03-08 | 포만 제프리 엘 | Method and apparatus for updating cyclic redundancy check information for data storage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |