JPH0574935A - Programmable logic circuit device - Google Patents
Programmable logic circuit deviceInfo
- Publication number
- JPH0574935A JPH0574935A JP23194291A JP23194291A JPH0574935A JP H0574935 A JPH0574935 A JP H0574935A JP 23194291 A JP23194291 A JP 23194291A JP 23194291 A JP23194291 A JP 23194291A JP H0574935 A JPH0574935 A JP H0574935A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- cell
- logic circuit
- wiring
- programmable logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、セルアレイ型のプログ
ラマブル論理回路装置、すなわち、論理構成についてプ
ログラム可能な論理回路を含む論理ブロックと、接続に
ついてプログラム可能な配線とを有する多数のセルが2
次元配列され、互いに隣接するセル同士の接続をその配
線を介して行うことができるプログラマブル論理回路装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable logic circuit device of a cell array type, that is, a large number of cells each having a logic block including a logic circuit programmable in logic configuration and a wiring programmable in connection.
The present invention relates to a programmable logic circuit device in which cells that are arranged in a dimension and that are adjacent to each other can be connected to each other through the wiring.
【0002】[0002]
【従来の技術】図4は、従来のセルアレイ型プログラマ
ブル論理回路装置の構成を示す概念図である。チップ1
の中央部において正方形の多数のセル2が隙間なく2次
元行列状に配列されており、周辺部に入出力用の回路を
含む入出力ブロック3が配列されている。2. Description of the Related Art FIG. 4 is a conceptual diagram showing a configuration of a conventional cell array type programmable logic circuit device. Chip 1
A large number of square cells 2 are arranged in a two-dimensional matrix form in the central part without gaps, and an input / output block 3 including an input / output circuit is arranged in the peripheral part.
【0003】[0003]
【発明が解決しようとする課題】ところで、各セルは、
セル内部の配線を利用して隣接するセルとの接続を行う
ことができる。ここに隣接とは、ある程度の長さを持っ
た辺を介して隣り合うことを言う。したがって、各セル
は、正方形の各辺においてそれぞれ1セルずつ、全体と
して4セルと隣接している。換言すると、点(角)で接
している斜め方向に隣り合うセルとは、ここに言う隣接
関係にはなく、直接、相互接続することができない。こ
のように、従来のプログラマブル論理回路装置では、各
セルは周囲のセルの中の4つのセルとしか相互接続する
ことができず、接続の自由度が限定されていた。By the way, each cell is
It is possible to connect to an adjacent cell by using the wiring inside the cell. Here, “adjacent” means being adjacent to each other via a side having a certain length. Therefore, each cell is adjacent to four cells, one cell on each side of the square, as a whole. In other words, the cells adjacent to each other in the diagonal direction, which are in contact with each other at the points (corners), do not have the adjacency relationship described here and cannot be directly connected to each other. As described above, in the conventional programmable logic circuit device, each cell can be interconnected only with four cells among the surrounding cells, and the degree of freedom of connection is limited.
【0004】[0004]
【課題を解決するための手段】本発明のプログラマブル
論理回路装置は、このような問題に鑑みて為されたもの
であり、セルの形状を正六角形としたものである。ま
た、セルの形状を四角形にすると共に千鳥状に配列した
ものである。The programmable logic circuit device of the present invention has been made in view of such a problem, and the shape of the cell is a regular hexagon. Further, the cells are formed in a square shape and arranged in a zigzag pattern.
【0005】[0005]
【作用】セルの形状を正六角形にすると、セルを2次元
的に隙間なく配列できると同時に、各セルが6個のセル
と隣接することができる。また、セルの形状を四角形と
してこれらを千鳥状に配列した場合も隙間なく配列で
き、しかも、各セルが6個のセルと隣接することができ
る。When the cells have a regular hexagonal shape, the cells can be arranged two-dimensionally with no space therebetween, and at the same time, each cell can be adjacent to six cells. Further, when the cells are arranged in a square shape and are arranged in a zigzag manner, they can be arranged without a gap, and each cell can be adjacent to six cells.
【0006】[0006]
【実施例】図1は、本発明の一実施例であるプログラマ
ブル論理回路装置のセルの配列状態を示す概念図であ
る。セル11はすべて正六角形であり、互いに隙間なく
配列されている。図2は、セル11の内部構造を示す概
念図である。セル11の内部は、論理ブロック21と配
線領域22とで構成されており、論理ブロック21は組
み合わせ回路23とフリップフロップ24、25で構成
されている。論理ブロック21内の回路構成はプログラ
ム可能であり、チップ上に適宜散りばめられている図示
省略したコンフィギュレーションメモリに格納されたコ
ンフィギュレーションデータに基づいて決定される。ま
た、配線領域22には、論理ブロック21を隣接するセ
ル内の論理ブロックに接続するための配線資源が設けら
れている。隣接セル間でどのような接続を行うかはプロ
グラム可能であり、論理ブロック21と同様に、コンフ
ィギュレーションメモリに格納されたコンフィギュレー
ションデータに基づいて決定される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a conceptual diagram showing an array state of cells of a programmable logic circuit device according to an embodiment of the present invention. The cells 11 are all regular hexagons and are arranged with no space therebetween. FIG. 2 is a conceptual diagram showing the internal structure of the cell 11. The inside of the cell 11 is composed of a logic block 21 and a wiring area 22, and the logic block 21 is composed of a combination circuit 23 and flip-flops 24 and 25. The circuit configuration in the logic block 21 is programmable and is determined based on the configuration data stored in the configuration memory (not shown) scattered on the chip as appropriate. The wiring area 22 is provided with wiring resources for connecting the logic block 21 to the logic blocks in the adjacent cells. What kind of connection is made between adjacent cells is programmable and, like the logic block 21, is determined based on the configuration data stored in the configuration memory.
【0007】このように、セル11が正六角形であるの
で、各セルは周囲の6個のセルとそれぞれある程度の長
さをもった辺(境界線)を介して隣接することができ
る。Since the cells 11 are regular hexagons in this way, each cell can be adjacent to the six surrounding cells via sides (boundary lines) each having a certain length.
【0008】また、配線として、配線領域22内の配線
資源の他に、貫通配線群(バスライン)12、13、1
4が、セルの配列方向に沿ってそれぞれ設けられてい
る。これらのバスライン12、13、14は、主として
長い距離を伝播しなければならない信号などに用いられ
るものであるが、セル11が正六角形であることから、
セル11の配列方向が3通りとなり、3方向に延ばすこ
とができる。つまり、従来装置では、四角形のセルが2
次元行列状に配列されているため、バスラインの方向が
縦横の2方向しかなかったのに対して、この実施例では
さらに1方向分増やすことができる。As wirings, in addition to the wiring resources in the wiring area 22, through wiring groups (bus lines) 12, 13, 1
4 are provided along the cell array direction. These bus lines 12, 13, and 14 are mainly used for signals that must propagate a long distance, but since the cell 11 is a regular hexagon,
The cells 11 can be arrayed in three directions and can be extended in three directions. That is, in the conventional device, the number of square cells is two.
Since the bus lines are arranged in a two-dimensional matrix, there are only two vertical and horizontal directions, but in this embodiment, the number of bus lines can be increased by one direction.
【0009】ここで、バスラインの方向を2方向から3
方向にした場合の利点を説明する。一般的な演算c=f
(a,b)を考えると、a,bという入力信号に対して
fという演算を行い、その結果をcという出力信号とし
て取り出すことになる。このときの信号の伝播手段にバ
スラインを用いると、従来装置では、例えば、横方向の
バスラインに入力信号a、縦方向のバスラインに入力信
号bを伝播させ、出力信号cを縦方向または横方向のい
ずれかを伝播させることになる。すなわち、2方向のう
ち1方向に2種類の信号を伝播させることになる。バス
ラインの本数には限りがあるため、信号の処理に大きな
制限を与える。これに対して、本実施例によれば、バス
ライン12に入力信号aを、バスライン13に入力信号
bを、バスライン14に出力信号cをそれぞれ伝播させ
ることができ、信号処理上の制限がゆるくなる。Here, the direction of the bus line is changed from 2 to 3
The advantages of the direction will be described. General calculation c = f
Considering (a, b), the calculation of f is performed on the input signals of a and b, and the result is extracted as the output signal of c. If a bus line is used as the signal propagation means at this time, in the conventional device, for example, the input signal a is propagated in the horizontal bus line and the input signal b is propagated in the vertical bus line, and the output signal c is propagated in the vertical direction. It will propagate either in the lateral direction. That is, two types of signals are propagated in one of the two directions. Since the number of bus lines is limited, the processing of signals is greatly limited. On the other hand, according to the present embodiment, the input signal a can be propagated to the bus line 12, the input signal b can be propagated to the bus line 13, and the output signal c can be propagated to the bus line 14, respectively. Becomes loose.
【0010】図3は、本発明の別の実施例である。この
実施例では、セル31の形状が従来装置のときと同様に
四角形であるが、その配列の仕方が異なる。すなわち、
セル31を千鳥状、つまり、1行おきに半セル分だけず
らして配列している。このように配列すると、図1に示
した第1実施例と同様に、各セル31は、それぞれ6個
のセルと隣接することができる。また、バスラインを符
号32、33、34で示すように、3方向に延ばすこと
ができる。FIG. 3 shows another embodiment of the present invention. In this embodiment, the shape of the cells 31 is a quadrangle as in the case of the conventional device, but the way of arrangement is different. That is,
The cells 31 are arranged in a zigzag pattern, that is, they are arranged every other row with a shift of half a cell. With this arrangement, each cell 31 can be adjacent to six cells, as in the first embodiment shown in FIG. Further, the bus lines can be extended in three directions as indicated by reference numerals 32, 33 and 34.
【0011】[0011]
【発明の効果】以上説明したように、本発明のプログラ
マブル論理回路装置によれば、各セルがそれぞれ6個の
セルと隣接することができるので、4個のセルとしか隣
接できなかった従来装置に比べてセル間の接続の自由度
が高くなり、非常に使い勝手がよくなる。また、バスラ
インの方向も、従来の2方向から、3方向にすることが
でき、この点でも設計の自由度が高まる。As described above, according to the programmable logic circuit device of the present invention, each cell can be adjacent to six cells, so that the conventional device can only be adjacent to four cells. Compared with, the degree of freedom of connection between cells is higher and the usability is greatly improved. Further, the direction of the bus line can be changed from the conventional two directions to three directions, which also increases the degree of freedom in design.
【図1】本発明の一実施例であるプログラマブル論理回
路装置のセルの形状および配列を示す概念図。FIG. 1 is a conceptual diagram showing the shape and arrangement of cells of a programmable logic circuit device which is an embodiment of the present invention.
【図2】そのセルの内部構成を示す概念図。FIG. 2 is a conceptual diagram showing the internal configuration of the cell.
【図3】本発明の他の実施例であるプログラマブル論理
回路装置のセルの形状および配列を示す概念図。FIG. 3 is a conceptual diagram showing the shape and arrangement of cells of a programmable logic circuit device which is another embodiment of the present invention.
【図4】従来のプログラマブル論理回路装置の構成を示
す概念図。FIG. 4 is a conceptual diagram showing a configuration of a conventional programmable logic circuit device.
11、31…セル 12、13、14、32、33、34…バスライン 21…論理ブロック 22…配線領域 11, 31 ... Cell 12, 13, 14, 32, 33, 34 ... Bus line 21 ... Logical block 22 ... Wiring area
Claims (2)
回路を含む論理ブロックと、接続についてプログラム可
能な配線とを有する多数のセルが2次元配列され、互い
に隣接するセル同士の接続を前記配線を介して行うこと
ができるプログラマブル論理回路装置において、 前記セルの形状を正六角形としたことを特徴とするプロ
グラマブル論理回路装置。1. A large number of cells, each of which has a logic block including a programmable logic circuit with respect to a logical configuration and a wiring with a programmable connection, are two-dimensionally arranged, and adjacent cells are connected to each other via the wiring. A programmable logic circuit device that can be implemented, wherein the shape of the cell is a regular hexagon.
回路を含む論理ブロックと、接続についてプログラム可
能な配線とを有する多数のセルが2次元配列され、互い
に隣接するセル同士の接続を前記配線を介して行うこと
ができるプログラマブル論理回路装置において、 前記セルの形状を四角形にすると共に、これらのセルを
千鳥状に配列したことを特徴とするプログラマブル論理
回路装置。2. A large number of cells each having a logic block including a logic circuit having a programmable logic configuration and a wiring having a programmable connection are arranged two-dimensionally, and the cells adjacent to each other are connected to each other via the wiring. A programmable logic circuit device that can be implemented, characterized in that the cells have a rectangular shape and the cells are arranged in a staggered pattern.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23194291A JPH0574935A (en) | 1991-09-11 | 1991-09-11 | Programmable logic circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23194291A JPH0574935A (en) | 1991-09-11 | 1991-09-11 | Programmable logic circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0574935A true JPH0574935A (en) | 1993-03-26 |
Family
ID=16931481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23194291A Pending JPH0574935A (en) | 1991-09-11 | 1991-09-11 | Programmable logic circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0574935A (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0730303A2 (en) * | 1995-03-01 | 1996-09-04 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal CMOS "NAND" gate device |
US5986292A (en) * | 1996-12-27 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated logic circuit device |
JP2008236756A (en) * | 2007-03-21 | 2008-10-02 | Altera Corp | Staggered logic array block architecture |
DE112011100551T5 (en) | 2010-02-16 | 2013-01-03 | Denso Corporation | INTEGRATED CIRCUIT AND METHOD OF USE THEREOF |
WO2014080531A1 (en) * | 2012-11-26 | 2014-05-30 | 三菱電機株式会社 | Ladder program display device and ladder program display method |
US8957701B2 (en) | 2011-08-12 | 2015-02-17 | Denso Corporation | Integrated circuit |
JP2015156237A (en) * | 2015-04-27 | 2015-08-27 | 三菱電機株式会社 | ladder program display device |
-
1991
- 1991-09-11 JP JP23194291A patent/JPH0574935A/en active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0730303A2 (en) * | 1995-03-01 | 1996-09-04 | Lsi Logic Corporation | Microelectronic integrated circuit including hexagonal CMOS "NAND" gate device |
EP0730303A3 (en) * | 1995-03-01 | 1997-07-02 | Lsi Logic Corp | Microelectronic integrated circuit including hexagonal CMOS "NAND" gate device |
US5986292A (en) * | 1996-12-27 | 1999-11-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated logic circuit device |
JP2008236756A (en) * | 2007-03-21 | 2008-10-02 | Altera Corp | Staggered logic array block architecture |
DE112011100551T5 (en) | 2010-02-16 | 2013-01-03 | Denso Corporation | INTEGRATED CIRCUIT AND METHOD OF USE THEREOF |
US8884647B2 (en) | 2010-02-16 | 2014-11-11 | Denso Corporation | Integrated circuit and method of using the same |
US8957701B2 (en) | 2011-08-12 | 2015-02-17 | Denso Corporation | Integrated circuit |
JPWO2013024751A1 (en) * | 2011-08-12 | 2015-03-05 | 株式会社デンソー | Integrated circuit |
WO2014080531A1 (en) * | 2012-11-26 | 2014-05-30 | 三菱電機株式会社 | Ladder program display device and ladder program display method |
CN104854522A (en) * | 2012-11-26 | 2015-08-19 | 三菱电机株式会社 | Ladder program display device and ladder program display method |
US9557726B2 (en) | 2012-11-26 | 2017-01-31 | Mitsubishi Electric Corporation | Ladder program display device and ladder program display method |
JP2015156237A (en) * | 2015-04-27 | 2015-08-27 | 三菱電機株式会社 | ladder program display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5598109A (en) | Programmable logic array device with grouped logic regions and three types of conductors | |
US7557611B2 (en) | Block level routing architecture in a field programmable gate array | |
US7579868B2 (en) | Architecture for routing resources in a field programmable gate array | |
KR890004569B1 (en) | Master slice semiconductor device | |
KR19990008271A (en) | Floor plan for scalable multilevel interconnect architecture | |
US4816887A (en) | CMOS gate array with orthagonal gates | |
JPH0758631A (en) | Configure-able logic array | |
JPH11330248A (en) | Integrated circuit | |
JPH06244282A (en) | Semiconductor integrated circuit device | |
JPH0574935A (en) | Programmable logic circuit device | |
US7191422B1 (en) | System and method for determining a carrier layout using cornered chip-to-chip input/output | |
US6838903B1 (en) | Block connector splitting in logic block of a field programmable gate array | |
KR100326823B1 (en) | Semiconductor device | |
JPH04127556A (en) | Semiconductor integrated circuit | |
JPH0760855B2 (en) | Integrated circuit device | |
JPS6130050A (en) | Integrated logic circuit device | |
JPS63229733A (en) | Master slice lsi | |
JPS63114142A (en) | System lsi | |
JPS63173297A (en) | Semiconductor memory device | |
JPS62273751A (en) | Integrated circuit | |
JPH01287947A (en) | Gate array ic device | |
JPH01152642A (en) | Semiconductor integrated circuit | |
JPH09153286A (en) | Semiconductor memory device | |
JPH02125662A (en) | Integrated circuit | |
JPH04247393A (en) | Semiconductor memory |