JPH0572754B2 - - Google Patents
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- JPH0572754B2 JPH0572754B2 JP58216313A JP21631383A JPH0572754B2 JP H0572754 B2 JPH0572754 B2 JP H0572754B2 JP 58216313 A JP58216313 A JP 58216313A JP 21631383 A JP21631383 A JP 21631383A JP H0572754 B2 JPH0572754 B2 JP H0572754B2
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は、導電層と絶縁層とが交互に重り合い
複数層をなす多層配線技術に適用して有効な技術
に関するものであり、特にダイナミツク型ランダ
ムアクセスメモリ（以下、DRAMという）の多
層配線技術に適用して有効な技術に関するもので
ある。[Detailed Description of the Invention] [Technical Field] The present invention relates to a technology that is effective when applied to multilayer wiring technology in which conductive layers and insulating layers are alternately overlapped to form a plurality of layers, and in particular, relates to a technology that is effective when applied to a multilayer wiring technology in which conductive layers and insulating layers are alternately overlapped to form a plurality of layers. The present invention relates to a technology that is effective when applied to multilayer wiring technology for memory (hereinafter referred to as DRAM).
フオールデツトビツトライン方式を採用する
DRAMは、その情報書き込みならびに読み出し
動作速度を向上するために、ワード線の抵抗値を
低減することが重要な技術的課題の１つとなつて
いる。ワード線は、通常、メモリセルのスイツチ
ング素子となる絶縁ゲート型電界効果トランジス
タ（以下、MISFETという）のゲート電極と同
一製造工程でかつ一体的に形成されている。従つ
て、この後に行われるMISFETのソース領域、
ドレイン領域形成のための熱処理工程等、種々の
高温熱処理工程に対処し得ることが要求される。
そこで、ワード線として多結晶シリコンが使用さ
れている。
Adopt the false bit line method
One of the important technical challenges for DRAM is to reduce the resistance value of word lines in order to improve the speed of information writing and reading operations. The word line is usually formed in the same manufacturing process and integrally with the gate electrode of an insulated gate field effect transistor (hereinafter referred to as MISFET), which is a switching element of a memory cell. Therefore, the source region of MISFET, which will be done after this,
It is required to be able to handle various high-temperature heat treatment steps, such as a heat treatment step for forming a drain region.
Therefore, polycrystalline silicon is used as the word line.
しかしながら、多結晶シリコンは配線材料とし
て使用されるアルミニウムに比べその抵抗値が高
いために、結果的にワード線の遅延時間が増加す
る。 However, since polycrystalline silicon has a higher resistance value than aluminum used as a wiring material, the delay time of the word line increases as a result.
そこで、多結晶シリコン層上部に、それよりも
低い抵抗値を有する高融点金属とシリコンとの化
合物によるシリサイド層を披着してなる導体層を
ワード線として使用することが提案されている
（特開昭57−194567号公報）
かかる技術における電気的特性試験ならびにそ
の検討の結果、本発明者は、ワード線の抵抗値を
低減するために多結晶シリコン層にシリサイド層
を設けたにもかかわらず、ワード線の抵抗値を十
分に低減することができないという問題点を見い
出した。 Therefore, it has been proposed to use a conductor layer as a word line, which is made by depositing a silicide layer made of a compound of silicon and a refractory metal with a lower resistance value on top of the polycrystalline silicon layer (especially As a result of the electrical characteristic test and study of this technology, the present inventor found that although a silicide layer was provided on the polycrystalline silicon layer in order to reduce the resistance value of the word line, discovered the problem that the resistance value of the word line could not be sufficiently reduced.
本発明者は、この問題点が以下に述べる原因に
よつて生じるであろうと考察している。メモリセ
ルのMISFET形成領域において、半導体素子間
を分離するためのフイールド絶縁膜、メモリセル
の容量素子を構成するための第１層目の導電層に
よる導電プレート等によつて、急峻な段差部が形
成される。この急峻な段差部において、シリサイ
ド層の披着性が極めて悪いために、その部分にお
けるシリサイド層の断面々積が減少して抵抗値が
増大するからである。 The present inventor considers that this problem is caused by the causes described below. In the MISFET formation region of a memory cell, a steep step is created by a field insulating film for isolating semiconductor elements, a conductive plate made of the first conductive layer for forming a capacitive element of a memory cell, etc. It is formed. This is because the adhesion properties of the silicide layer are extremely poor in this steep stepped portion, so that the cross-sectional area of the silicide layer at that portion decreases and the resistance value increases.
本発明の目的は、第１導電層の上部にこの第１
導電層に比べて抵抗値が小さいが段差部での披着
性が劣る第２導電層に積層する積層配線を有する
多層配線部材において、前記積層配線の段差部を
横切る領域での第２導電層の断面積の減少を抑え
るとともに、第１導電層の段差部を横切る領域の
断面積を増加することが可能な技術を提供するこ
とにある。
The object of the present invention is to provide this first conductive layer on top of the first conductive layer.
In a multilayer wiring member having a laminated wiring layer laminated on a second conductive layer that has a lower resistance value than a conductive layer but has poor adhesion at a stepped portion, the second conductive layer in a region crossing the stepped portion of the laminated wiring layer. An object of the present invention is to provide a technique capable of suppressing a decrease in the cross-sectional area of the first conductive layer and increasing the cross-sectional area of the region crossing the stepped portion of the first conductive layer.
本発明の多の目的は、前記積層配線の抵抗値を
低減するための第２導電層の段差部を横切る領域
での抵抗値の増加を抑え、第１導電層の段差部を
横切る領域での抵抗値を低減し、積層配線の段差
部を横切る領域での抵抗値を低減することが可能
な技術を提供することにある。 Another object of the present invention is to suppress an increase in the resistance value in the region crossing the stepped portion of the second conductive layer for reducing the resistance value of the laminated wiring, and to suppress the increase in the resistance value in the region crossing the stepped portion of the first conductive layer. It is an object of the present invention to provide a technique capable of reducing the resistance value and reducing the resistance value in a region crossing a stepped portion of a laminated wiring.
本発明の他の目的は、DRAMのワード線の抵
抗値を低減することが可能な技術を提供すること
にある。 Another object of the present invention is to provide a technique capable of reducing the resistance value of a DRAM word line.
本発明の他の目的は、DRAMの情報書き込み
ならびに読み出し動作速度の高速化が可能な技術
を提供することにある。 Another object of the present invention is to provide a technique capable of increasing the speed of information writing and reading operations of DRAM.
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面によつて、
明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description in this specification and the accompanying drawings.
It will become clear.
本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば下記のとおりであ
る。
A brief overview of typical inventions disclosed in this application is as follows.
すなわち、DRAMにおいて、多結晶シリコン
層及びその上層に積層された高融点金属層又は高
融点金属シリサイド層で形成される積層構造のワ
ード線が、メモリセルMISFETの形成領域の段
差部を垂直以外の所定角度で横切る。この構成に
より、前記積層構造のワード線の高融点金属層又
は高融点金属シリサイド層の段差部の領域での断
面積の減少を斜め交差で抑えるとともに、ワード
線の多結晶シリコン層の断面積を斜め交差で増加
できる。 In other words, in a DRAM, a word line with a laminated structure formed of a polycrystalline silicon layer and a refractory metal layer or a refractory metal silicide layer laminated on top of the polycrystalline silicon layer crosses the stepped portion of the memory cell MISFET formation region in a direction other than vertically. Cross at a given angle. With this configuration, the reduction in the cross-sectional area of the refractory metal layer or the refractory metal silicide layer of the word line of the laminated structure in the step region is suppressed by diagonal crossing, and the cross-sectional area of the polycrystalline silicon layer of the word line is reduced. Can be increased by diagonal crossing.
この結果、積層構造のワード線の段差部を横切
る領域での抵抗値を低減できるので、DRAMの
情報書き込みならびに読み出し動作速度を向上す
ることができる。 As a result, the resistance value in the region crossing the stepped portion of the word line of the laminated structure can be reduced, so that the information writing and reading operation speed of the DRAM can be improved.
以下、本発明の構成について、一実施例ととも
に詳細に説明する。
Hereinafter, the configuration of the present invention will be explained in detail together with one embodiment.
本実施例は、多層配線構造を備えたフオールデ
ツトビツトライン方式を採用するDRAMについ
て、その説明をする。 In this embodiment, a DRAM employing a folded bit line method having a multilayer wiring structure will be explained.
第１図は、本発明の一実施例を説明するための
DRAMを要部を示す等価回路図である。 FIG. 1 is a diagram for explaining one embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing the main parts of a DRAM.
なお、全図において、同一機能を有するのもの
は同一符号を付け、そのくり返しの説明は省略す
る。 In all the figures, parts having the same functions are given the same reference numerals, and repeated explanations will be omitted.
第１図において、WLは所定ピツチで第１の方
向に遠在して設けられた複数本のワード線であ
り、後述するDRAMのメモリセルのスイツチン
グ素子となるMISFETのゲート電極と接続され、
MISFETを“ON”、“OFF”するためのものであ
る。BLは所定ピツチでワード線WLと交差し第
２の方向に延在して設けられた複数本のピツト線
であり、後述するメモリセルの情報を伝達するた
めのものである。Ｍはワード線WLとピツト線
BLとの所定交差部に設けられたメモリセルであ
り、DRAMの情報を構成するためのものである。
メモリセルＭは、スイツチング素子となる
MISFETQMと情報となる電荷を蓄積する。容量
素子Ｃとの直列接続によつて構成されており、マ
トリツクス上に複数配置されてメモリセルアレイ
を構成している。１はワードクロツク回路、φX
は選択タイミング信号線であり、ワードクロツク
回路１からの所定のワード線WLを選択する選択
タイミング信号を伝達するためのものである。
QTは所定のワード線WLと選択タイミング信号線
φXとの間に設けられたトランスフア用MISFET
である。２はＸデコーダであり、所定のトランス
フア用MISFETQTを“ON”、“OFF”するため
のものである。 In FIG. 1, WL is a plurality of word lines provided at a predetermined pitch and distant in a first direction, and is connected to the gate electrode of a MISFET that becomes a switching element of a DRAM memory cell, which will be described later.
This is for turning the MISFET “ON” and “OFF”. BL is a plurality of pit lines which are provided to intersect with the word line WL at predetermined pitches and extend in the second direction, and are for transmitting information of memory cells, which will be described later. M is word line WL and pit line
This is a memory cell provided at a predetermined intersection with the BL, and is used to configure information in the DRAM.
Memory cell M becomes a switching element
MISFETQ Accumulates charge that becomes information with M. A plurality of them are arranged in a matrix to form a memory cell array. 1 is a word clock circuit, φ
A selection timing signal line is used to transmit a selection timing signal from the word clock circuit 1 for selecting a predetermined word line WL.
Q T is a transfer MISFET installed between a predetermined word line WL and selection timing signal line φ
It is. Reference numeral 2 denotes an X decoder, which turns a predetermined transfer MISFET QT "ON" and "OFF".
次に、本実施例の具体的な構造について、その
説明をする。 Next, the specific structure of this embodiment will be explained.
第２図は、本発明の一実施例を説明するための
DRAMのメモリセルアレイの要部を示す平面図
であり、第３図は、第２図の−切断線におけ
る断面図である。なお第２図において、その図面
を見易くするために、各導電層間に設けられるべ
き層間絶縁膜は図示しない。 FIG. 2 is a diagram for explaining one embodiment of the present invention.
3 is a plan view showing a main part of a DRAM memory cell array, and FIG. 3 is a cross-sectional view taken along the - cutting line in FIG. 2. FIG. Note that in FIG. 2, in order to make the drawing easier to see, an interlayer insulating film that should be provided between each conductive layer is not shown.
第２図および第３図において、３はシリコン単
結晶からなるP-型の半導体基板であり、DRAM
を構成するためのものである。４は半導体素子間
となる半導体基板３主面部に設けられたフイール
ド絶縁膜（SiO2膜）であり、それらを電気的に
分離するためのものである。フイールド絶縁膜４
は、周知の基板３表面の選択酸化技術によつて形
成され、その膜厚は8000〜10000〔Å〕程度と比較
的厚く設けられる。４Ａはフイールド絶縁膜４下
部の半導体基板３主面部に設けられたｐ型のチヤ
ンネルストツパ領域であり、半導体素子間をより
電気的に分離するためのものである。５はメモリ
セルの容量素子形成領域の半導体基板３主面部お
よびフイールド絶縁膜４上部に設けられた絶縁膜
（例えばSiO2膜）であり、メモリセルの容量素子
を構成するためのものである。６は絶縁膜５上部
に設けられた１層目の多結晶シリコン層からなる
導電プレートであり、DRAMの容量素子を構成
するためのものである。メモリセルの容量素子Ｃ
は、主として、メモリセル形成領域の半導体基板
３主面部、絶縁膜５および導電プレート６によつ
て構成される。７は第１導電プレートの熱酸化に
より導電プレート６を覆うように設けられた絶縁
膜であり、該導電プレート６と後述するワード線
（WL）とを電気的に分離するためのものである。
８はメモリセルのMISFET形成領域の半導体基
板３主面部に設けられた絶縁膜であり、主とし
て、MISFETのゲート絶縁膜を構成するための
ものである。メモリセルのMISFET形成領域は
その部分を露出させるように導電プレート６を開
口させた状態で設けられている。このために、後
述するワード（WL）が形成される部分の絶縁膜
７，８およびフイールド絶縁膜４上面部は、フイ
ールド絶縁膜４、導電プレート６等によつて、急
峻な段差形状を有する段差部Ｓが存在する。９は
フイールド絶縁膜４および絶縁膜７，８上部を所
定ピツチで第１の方向に延在し、かつメモリセル
のMISFET形成領域に存在する不要な段差部Ｓ
と垂直以外の所定の角度（直交しない角度）で交
差し設けられたワード線WLである。ワード線
（WL）９は、多結晶シリコン層９Ａ上部にそれ
よりも低抵抗の高融点金属とシリコンとの化合物
であるシリサイド層９Ｂを披着して構成してあ
る。ワード線WLと段差部Ｓとが直交すると、シ
リサイド層９Ｂの披着性が悪いために、段差部Ｓ
において、その断面々積が縮小して抵抗値が増大
してしまう。ワード線（WL）９と段差部Ｓとの
交差の角度とは、段差部Ｓの段差面（基板表面に
対してはほぼ垂直な面）と平坦部の平坦面（基板
表面に平行な面）とによつて構成される辺（段差
部の端部）に対して、ワード線の交わる角度をい
う。本実施例によれば、ワード線（WL）９は抵
抗値を小さくするためにシリサイド層９Ｂを設
け、このシリサイド層９Ｂは段差部Ｓを斜めに横
切ることで断面々積を段差部Ｓの延在する方向に
おいて増加し、断面々積の極端な減少を抑え、さ
らに、ワード線（WL）９の多結晶シリコン層９
Ａは段差部Ｓを斜めに横切ることで断面々積を段
差部Ｓの延在する方向において増加できる。いず
れも、ワード線（WL）９の段差部Ｓを横切る領
域での抵抗値を低減し、このワード線（WL）９
は段差部Ｓで許容できる電流値を高めることがで
きる。また、ワード線（WL）９は、後述する
が、所定の角度で交差しているので、段差部に発
生した平坦部よりも高い抵抗部を回避する電流経
路、すなわち前記段差部の端部に直交しない電流
経路を設けることができ、ワード線（WL）９の
抵抗値を低減することができる。さらに、ワード
線線（WL）９の抵抗値を低減することができる
ので、ワード線（WL）９を所定の電位に立上が
らせる前記トランスフア用MISFETQTの駆動能
力、該トランスフア用MISFETQTを“ON”、
“OFF”させるためのＸデコーダ２の駆動能力を
縮小、すなわち、それらに要する面積を縮小する
ことができ、DRAMの集積度を向上することが
できる。なお、シリサイド層９Ｂは、高融点金属
層、例えばモリブデン層、タングステン層であつ
てもよい。１０はメモリセルのMISFET形成領
域におけるワード線（WL）９両側部の半導体基
板３主面部に設けられたn+型の半導体領域であ
り、ソース領域またはドレイン領域として使用
し、MISFETを構成するためのものである。メ
モリセルのMISFETQTは、MISFETQM形成領域
におけるワード線（WL）９、絶縁膜８および一
対の半導体領域１０によつて構成される。１１は
ワード（WL）９を覆うように設けられた絶縁膜
であり、後述するビツト線BLと電気的に分離す
るためのものである。この絶縁膜１１は、例えば
グラスフローを施したフオスフオシリケートガラ
ス膜を用いればよい。１２は絶縁膜１１上部を所
定ピツチで第２の方向に延在して設けられたピツ
チ線である。ピツト線（BL）１２は、所定の半
導体領域１０上部の絶縁膜１１を選択的に除去し
て設けられた接続孔１３を介して当該所定の半導
体領域と電気的に接続されている。 In Figures 2 and 3, numeral 3 is a P - type semiconductor substrate made of silicon single crystal.
It is for configuring. A field insulating film (SiO 2 film) 4 is provided on the main surface of the semiconductor substrate 3 between the semiconductor elements, and is used to electrically isolate them. Field insulation film 4
is formed by a well-known selective oxidation technique on the surface of the substrate 3, and has a relatively thick film thickness of about 8,000 to 10,000 [Å]. 4A is a p-type channel stopper region provided on the main surface of the semiconductor substrate 3 below the field insulating film 4, and is used to further electrically isolate the semiconductor elements. Reference numeral 5 denotes an insulating film (for example, a SiO 2 film) provided on the main surface of the semiconductor substrate 3 and on top of the field insulating film 4 in the capacitive element formation region of the memory cell, and serves to constitute the capacitive element of the memory cell. Reference numeral 6 denotes a conductive plate made of a first polycrystalline silicon layer provided on the insulating film 5, and is used to constitute a capacitive element of the DRAM. Capacitive element C of memory cell
is mainly constituted by the main surface of the semiconductor substrate 3 in the memory cell formation region, the insulating film 5, and the conductive plate 6. An insulating film 7 is provided to cover the conductive plate 6 by thermal oxidation of the first conductive plate, and is used to electrically isolate the conductive plate 6 from a word line (WL) to be described later.
Reference numeral 8 denotes an insulating film provided on the main surface of the semiconductor substrate 3 in the MISFET formation region of the memory cell, and is mainly used to constitute the gate insulating film of the MISFET. The MISFET formation region of the memory cell is provided with the conductive plate 6 opened to expose that region. For this reason, the upper surface of the insulating films 7 and 8 and the field insulating film 4 where the word (WL) described later is formed is formed by the field insulating film 4, the conductive plate 6, etc., and has a steep step shape. Part S exists. Reference numeral 9 denotes an unnecessary stepped portion S extending in the first direction at a predetermined pitch over the field insulating film 4 and the insulating films 7 and 8 and existing in the MISFET formation region of the memory cell.
This is a word line WL that intersects with the word line WL at a predetermined angle other than perpendicular (an angle that is not orthogonal). The word line (WL) 9 is constructed by depositing a silicide layer 9B, which is a compound of a high melting point metal and silicon and has a lower resistance than the polycrystalline silicon layer 9A, on top of the polycrystalline silicon layer 9A. If the word line WL and the step S are perpendicular to each other, the adhesion of the silicide layer 9B is poor, so the step S
In this case, the cross-sectional area is reduced and the resistance value is increased. The angle of intersection between the word line (WL) 9 and the stepped portion S is the stepped surface of the stepped portion S (a surface almost perpendicular to the substrate surface) and the flat surface of the flat portion (a surface parallel to the substrate surface). This is the angle at which the word line intersects the side (end of the stepped portion) formed by According to this embodiment, the word line (WL) 9 is provided with a silicide layer 9B in order to reduce the resistance value, and this silicide layer 9B diagonally traverses the stepped portion S so that the cross-sectional area is the same as that of the stepped portion S. In addition, the polycrystalline silicon layer 9 of the word line (WL) 9
By diagonally crossing the stepped portion S, A can increase the cross-sectional area in the direction in which the stepped portion S extends. In either case, the resistance value in the region crossing the stepped portion S of the word line (WL) 9 is reduced, and this word line (WL) 9
The allowable current value at the stepped portion S can be increased. In addition, as will be described later, the word lines (WL) 9 intersect at a predetermined angle, so that a current path that avoids a higher resistance part than a flat part that occurs at the step part, that is, at the end of the step part. Non-orthogonal current paths can be provided, and the resistance value of the word line (WL) 9 can be reduced. Furthermore, since the resistance value of the word line (WL) 9 can be reduced, the driving ability of the transfer MISFETQ T to raise the word line (WL) 9 to a predetermined potential, “ON”,
The driving capability of the X decoder 2 for turning it "OFF" can be reduced, that is, the area required therefor can be reduced, and the degree of integration of the DRAM can be improved. Note that the silicide layer 9B may be a high melting point metal layer, such as a molybdenum layer or a tungsten layer. Reference numeral 10 denotes an n + type semiconductor region provided on the main surface of the semiconductor substrate 3 on both sides of the word line (WL) 9 in the MISFET formation region of the memory cell, and is used as a source region or a drain region to configure the MISFET. belongs to. The MISFETQ T of the memory cell is constituted by a word line (WL) 9, an insulating film 8, and a pair of semiconductor regions 10 in the MISFETQ M formation region. Reference numeral 11 denotes an insulating film provided to cover word (WL) 9 and electrically isolate it from bit line BL, which will be described later. This insulating film 11 may be made of, for example, a phosphorus silicate glass film subjected to glass flow. Reference numeral 12 denotes pitch lines extending in the second direction at a predetermined pitch above the insulating film 11. The pit line (BL) 12 is electrically connected to the predetermined semiconductor region 10 through a connection hole 13 formed by selectively removing the insulating film 11 above the predetermined semiconductor region 10 .
次に、ワード線（WL）９と段差部Ｓとが交差
する場合に、垂直以外の所定角度で交差させたこ
とによる効果について、具体的に説明する。 Next, when the word line (WL) 9 and the stepped portion S intersect, the effect of intersecting at a predetermined angle other than vertically will be specifically explained.
第４図Ａ，Ｂは、本発明の一実施例の効果を説
明するためのワード線に要素分解を施したその等
価回路図であり、第４図Ａは、ワード線（WL）
９と段差部Ｓとが垂直に交差した場合のもの、第
４図Ｂは、ワード線（WL）９と段差部Ｓとが垂
直以外の所定角度で交差した場合のものである。 4A and 4B are equivalent circuit diagrams obtained by subjecting a word line to elemental decomposition for explaining the effects of an embodiment of the present invention, and FIG. 4A is an equivalent circuit diagram of a word line (WL)
FIG. 4B shows the case where the word line (WL) 9 and the stepped portion S intersect at a predetermined angle other than perpendicularly.
第４図Ａ，Ｂにおいて、ρSはワード線（WL）
９と段差部Ｓとが交差することによつて生じる抵
抗部である。線部は等価的的な電流経路を表す。
同図から明らかなように、ワード線（WL）９と
段差部Ｓとが垂直に交差する場合は、ワード線
（WL）９の電流経路に必ず抵抗部ρSが介在する
が、ワード線（WL）９と段差部Ｓとが垂直以外
の所定角度で交差する場合は、ワード線（WL）
９の電流経路に抵抗部ρSを回避するような電流経
路が構成される。従つて、ワード線（WL）９と
段差部Ｓとを垂直以外の所定角度で交差させるこ
とによつて、ワード（WL）９特に前述のように
シリサイド層９Ｂの段差部Ｓにおける抵抗値を低
減することができる。 In Figures 4A and B, ρ S is the word line (WL)
9 and the stepped portion S intersect with each other. The line portion represents an equivalent current path.
As is clear from the figure, when the word line (WL) 9 and the stepped portion S perpendicularly intersect, a resistive portion ρ S is always present in the current path of the word line (WL) 9, but the word line ( If WL) 9 and step S intersect at a predetermined angle other than perpendicular, word line (WL)
A current path is configured in the current path 9 so as to avoid the resistance section ρ S. Therefore, by intersecting the word line (WL) 9 and the stepped portion S at a predetermined angle other than perpendicularly, the resistance value of the word line (WL) 9, especially at the stepped portion S of the silicide layer 9B, can be reduced as described above. can do.
(1) 第１導電層及びそれに比べて抵抗値が小さい
が段差部の領域での膜厚が減少される第２導電
層によつて構成された積層配線と、その下部の
絶縁層上面部に存在する段差部とを、垂直以外
の所定角度で交差させることにより、段差部に
生じる抵抗部を回避する電流経路が構成できる
という作用で、段差部における抵抗値を低減す
ることができる。
(1) A laminated wiring composed of a first conductive layer and a second conductive layer whose resistance value is lower than that of the first conductive layer but whose film thickness is reduced in the stepped region, and the upper surface of the insulating layer below it. By intersecting the existing step portion at a predetermined angle other than perpendicularly, a current path can be constructed that avoids the resistance portion generated at the step portion, and the resistance value at the step portion can be reduced.
(2) 前記積層配線と前記段差部とを垂直以外の所
定角度で交差させることにより、前記積層配線
の特に第２導電層の段差部を横切る領域での断
面積を増加し、これに加えて、積層配線の第１
導電層の段差部を横切る領域の断面積を増加す
るという作用で、この積層配線の段差部を横切
る領域での許容できる電流量を増加できる。(2) By intersecting the laminated wiring and the stepped portion at a predetermined angle other than perpendicular, the cross-sectional area of the laminated wiring, particularly in the region crossing the stepped portion of the second conductive layer, is increased; , the first layered wiring
By increasing the cross-sectional area of the region of the conductive layer that crosses the step, it is possible to increase the amount of current that can be allowed in the region that crosses the step of the laminated wiring.
さらに、DRAMにおいて、以下に述べる効果
を得ることができる。 Furthermore, the following effects can be obtained in DRAM.
(3) ワード線と段差部とを垂直以外の所定角度で
交差させることにより、(1)と同様に、特に段差
部における抵抗値を低減することができるとい
う作用で、全体のワード線の抵抗値を低減する
ことができる。(3) By intersecting the word line and the stepped portion at a predetermined angle other than perpendicularly, the resistance of the entire word line can be reduced, as in (1), by reducing the resistance value especially at the stepped portion. value can be reduced.
(4) (3)により、ワード線の抵抗値が低減できると
いう作用で、DRAMの情報書き込みならびに
読み出し動作速度を向上することができる。(4) Due to (3), the resistance value of the word line can be reduced, so that the information writing and reading operation speed of the DRAM can be improved.
(5) (3)により、ワード線の抵抗値が低減できると
いう作用で、該ワード線を立ち上がらせるため
の周辺回路を構成する素子を縮小することがで
きるので、DRAMの集積度を向上することが
できる。(5) Due to the effect of (3), the resistance value of the word line can be reduced, and the elements constituting the peripheral circuit for starting up the word line can be reduced, so the degree of integration of DRAM can be improved. I can do it.
以上、本発明者によつてなされた発明を、前記
実施例にもとづき具体的に説明したが、本発明は
前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において、種々変更し得ること
は勿論である。例えば、前記実施例は、DRAM
について説明したが、スタテイツク型ランダムア
クセスメモリ、リードオンリーメモリ等における
多層配線技術に適用してもよい。特にワード線が
多結晶シリコン層の上部に高融点金属層又は高融
点金属シリサイド層を積層した積層構造からな
り、かつメモリセル内のMISFETのゲート電極
と一体的であるようなメモリにおいて効果があ
る。 As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist thereof. Of course you can get it. For example, in the above embodiment, DRAM
Although the present invention has been described above, it may also be applied to multilayer wiring technology in static random access memories, read-only memories, and the like. This is particularly effective in memory where the word line has a stacked structure in which a high melting point metal layer or a high melting point metal silicide layer is stacked on top of a polycrystalline silicon layer, and is integrated with the gate electrode of the MISFET in the memory cell. .
以上、本発明者によつてなされた発明を、その
背景となつた利用分野である半導体集積回路装置
における多層配線技術に適用した場合について説
明したが、これに限定されるものではなく、例え
ば配線基板における多層配線技術に適用してもよ
い。
Although the invention made by the present inventor is applied to multilayer wiring technology in semiconductor integrated circuit devices, which is the background field of application, the present invention is not limited to this, for example, wiring It may also be applied to multilayer wiring technology on a board.
第１図は、本発明の一実施例を説明するための
DRAMの要部を示す等価回路図、第２図は、本
発明の一実施例を説明するためのDRAMのメモ
リセルアレイの要部を示す平面図、第３図は、第
２図の−切断線における断面図、第４図Ａ，
Ｂは、本発明の一実施例の効果を説明するための
ワード線に要素分解を施したその等価回路図であ
る。
図中、１……ワードクロツク、２……Ｘデコー
ダ、３……半導体基板、４……フイールド絶縁
膜、４Ａ……チヤンネルストツパ領域、５，７，
８，１１……絶縁膜、６……導電プレート、９…
…ワード線（WL）、１０……半導体領域、１２
……ビツト線（BL）、１３……接続孔、Ｍ……メ
モリセル、Ｑ……MISFET、Ｃ……容量素子、
Ｓ……段差部、ρS……抵抗部である。
FIG. 1 is a diagram for explaining one embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing the main parts of a DRAM. FIG. 2 is a plan view showing the main parts of a DRAM memory cell array for explaining an embodiment of the present invention. FIG. A cross-sectional view of FIG. 4A,
B is an equivalent circuit diagram in which a word line is subjected to elemental decomposition for explaining the effects of an embodiment of the present invention. In the figure, 1... Word clock, 2... X decoder, 3... Semiconductor substrate, 4... Field insulating film, 4A... Channel stopper region, 5, 7,
8, 11... Insulating film, 6... Conductive plate, 9...
...Word line (WL), 10...Semiconductor region, 12
...Bit line (BL), 13...Connection hole, M...Memory cell, Q...MISFET, C...Capacitive element,
S...Step part, ρS ...Resistance part.
Claims (1)
接する第２領域の前記第１領域の絶縁層の表面の
高さと異なる表面の高さを有する絶縁層の上部の
夫々にわたつて、第１導電層、及びこの第１導電
層の上部に積層された、第１導電層に比べて抵抗
値が小さくかつ前記第１領域と第２領域との間の
段差部での膜厚が減少される第２導電層で構成さ
れる積層配線が延在する多層配線部材において、
前記積層配線が第１領域と第２領域との間の段差
部を垂直以外の所定角度で横切ることを特徴とす
る多層配線部材。 ２ 前記特許請求の範囲第１項に記載の多層配線
部材において、前記積層配線は、ダイナミツクラ
ンダムアクセスメモリのメモリセルに接続される
ワード線であることを特徴とする。 ３ 前記特許請求の範囲第１項又は第２項に記載
の多層配線部材において、前記積層配線の第１導
電層は多結晶シリコン層であり、第２電導層は高
融点金属層又は高融点金属と多結晶シリコンとの
化合物である高融点金属シリサイド層であること
を特徴とする。[Scope of Claims] 1. An upper part of an insulating layer in a first region, and an upper part of an insulating layer in a second region adjacent to the first region having a surface height different from that of the insulating layer in the first region. a first conductive layer, and a stepped portion between the first region and the second region, the resistance value of which is lower than that of the first conductive layer and which is laminated on top of the first conductive layer. In a multilayer wiring member in which a laminated wiring formed of a second conductive layer whose film thickness is reduced at
A multilayer wiring member, wherein the laminated wiring crosses a stepped portion between the first region and the second region at a predetermined angle other than vertically. 2. In the multilayer wiring member according to claim 1, the multilayer wiring is a word line connected to a memory cell of a dynamic random access memory. 3. In the multilayer wiring member according to claim 1 or 2, the first conductive layer of the laminated wiring is a polycrystalline silicon layer, and the second conductive layer is a high melting point metal layer or a high melting point metal. It is characterized by being a high melting point metal silicide layer which is a compound of polycrystalline silicon and polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (en) | 1983-11-18 | 1983-11-18 | Multilayer interconnection member |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216313A JPS60109249A (en) | 1983-11-18 | 1983-11-18 | Multilayer interconnection member |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109249A JPS60109249A (en) | 1985-06-14 |
| JPH0572754B2 true JPH0572754B2 (en) | 1993-10-12 |
Family
ID=16686559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216313A Granted JPS60109249A (en) | 1983-11-18 | 1983-11-18 | Multilayer interconnection member |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109249A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145863A (en) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
-
1983
- 1983-11-18 JP JP58216313A patent/JPS60109249A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54524A (en) * | 1977-06-02 | 1979-01-05 | Nec Corp | Semiconductor memory unit |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60109249A (en) | 1985-06-14 |
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