JPH0568752B2 - - Google Patents
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- JPH0568752B2 JPH0568752B2 JP62188170A JP18817087A JPH0568752B2 JP H0568752 B2 JPH0568752 B2 JP H0568752B2 JP 62188170 A JP62188170 A JP 62188170A JP 18817087 A JP18817087 A JP 18817087A JP H0568752 B2 JPH0568752 B2 JP H0568752B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力端子と出力端子を兼用する外部端
子を有するシングルチツプコンピユータに関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a single-chip computer having an external terminal that serves both as an input terminal and an output terminal.
従来、この種のシングルチツプマイクロコンピ
ユータは、外部端子の内で入力端子と出力端子を
兼用する端子の使用状態（即ち、入力端子として
使用していること、または出力端子として使用し
ていること）を表わす別個の外部端子を有してい
なかつた。
Conventionally, single-chip microcomputers of this type have been designed to control the usage status of external terminals that serve both as input and output terminals (i.e., whether they are used as input terminals or as output terminals). It did not have a separate external terminal representing the
上述した従来のシングルチツプコンピユータ
は、入力端子と出力端子を兼用する外部端子（以
下、入出力端子と称する）の入出力の使用状態を
表わす別個の外部端子（以下観測端子と称する）
を有していないので、シングルチツプコンピユー
タを搭載した装置の動作解析作業時に、入出力端
子の使用状態の情報が欠落し、前記動作解析が困
難になるという欠点がある。
The conventional single-chip computer described above has a separate external terminal (hereinafter referred to as an observation terminal) that indicates the input/output usage status of an external terminal (hereinafter referred to as an input/output terminal) that serves both as an input terminal and an output terminal.
Therefore, when analyzing the operation of a device equipped with a single-chip computer, there is a disadvantage that information on the usage status of the input/output terminals is lost, making the operation analysis difficult.
本発明のシングルチツプコンピユータは、
入出力兼用の外部端子と内部回路の間の信号パ
スに設けられたゲートを、該外部端子が入力端子
として使用されるときに開き、出力端子として使
用されるときは閉じるように制御する制御信号が
分岐して出力される入力状態観測端子と、
入出力兼用の外部端子と内部回路の間の信号パ
スに設けられたゲートを、該外部端子が出力端子
として使用されるときに開き、入力端子として使
用されるときは閉じるように制御する制御信号が
分岐して出力される出力状態観測端子を有してい
る。
The single-chip computer of the present invention opens a gate provided in a signal path between an external terminal for input/output and an internal circuit when the external terminal is used as an input terminal, and opens a gate when the external terminal is used as an output terminal. An input state observation terminal to which a control signal is branched and output to control the terminal to close, and a gate provided in the signal path between the external terminal, which also serves as input/output, and the internal circuit, is used as an output terminal by the external terminal. It has an output state observation terminal to which a control signal is branched and output so as to open when the terminal is used as an input terminal and close when the terminal is used as an input terminal.
このように、入出力兼用の外部端子の使用状況
を示す制御信号が出力される観測端子を有するこ
とにより、入出力端子の使用状態がわかり、シン
グルチツプコンピユータが搭載されている装置の
動作解析が容易になる。
In this way, by having an observation terminal that outputs a control signal that indicates the usage status of an external terminal that also serves as input/output, the usage status of the input/output terminal can be determined and the operation analysis of equipment equipped with a single-chip computer can be performed. becomes easier.
次に、本発明の実施例について図面を参照して
説明する。
Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のシングルチツプコンピユータ
の内部回路の一部分のブロツク図である。 FIG. 1 is a block diagram of a portion of the internal circuitry of the single chip computer of the present invention.
このシングルチツプコンピユータは、２個の入
出力端子６，７を有しており、入出力端子６は、
入力バツフア１２1とトランスフアゲート８1を経
由した入力パスと、トランスフアゲート９1と出
力バツフア１３1を経由した出力パスとによつて
内部バス１に接続され、入出力端子７は、入力バ
ツフア１２2とトランスフアゲート８2を経由した
入力パスと、トランスフアゲート９2と出力バツ
フア１３2を経由した出力パスによつて内部バス
２に接続されている。制御信号線３にはトランス
フアゲート８1と８2そしてインバータ１０を介し
てトランスフアゲート９1，９2のゲートが接続さ
れており、“１”のときトランスフアゲート８1と
８2が開き、“０”のときトランスフアゲート９1
と９2が開くように制御信号が出力される。制御
信号線３にはさらに、出力バツフア１１1と入力
状態観測端子４が接続され、インバータ１０の出
力信号線には出力バツフア１１2と出力状態観測
端子５が接続されている。 This single chip computer has two input/output terminals 6 and 7, and the input/output terminal 6 is
The input/output terminal 7 is connected to the internal bus 1 by an input path via the input buffer 12 1 and the transfer gate 8 1 and an output path via the transfer gate 9 1 and the output buffer 13 1 . 2 and a transfer gate 8 2 , and an output path via a transfer gate 9 2 and an output buffer 13 2 . The control signal line 3 is connected to transfer gates 8 1 and 8 2 and the gates of transfer gates 9 1 and 9 2 via an inverter 10, and when the signal is "1", the transfer gates 8 1 and 8 2 are opened, and " 0” transfer gate 9 1
A control signal is output so that 92 opens. An output buffer 11 1 and an input state observation terminal 4 are further connected to the control signal line 3, and an output buffer 11 2 and an output state observation terminal 5 are connected to the output signal line of the inverter 10.
次に、本実施例の動作について説明する。 Next, the operation of this embodiment will be explained.
回路動作を正論理で説明すると、入出力端子７
からハイレベルを、入出力端子６からロウレベル
を入力して、内部バス１上に“０”、内部バス２
に“１”を伝搬させる場合（入力状態）、制御信
号を“１”にすると、トランスフアゲート８1，
８2のゲートがオン、トランスフアゲート９1，９
２のゲートがオフし、入力バツフア１２1，１２2
の出力が内部バス１、内部バス２にそれぞれ接続
される。この場合、入力状態観測端子４に“１”、
出力状態観測端子５に“０”が出力される。 To explain the circuit operation using positive logic, input/output terminal 7
A high level is input from input/output terminal 6 and a low level is input from input/output terminal 6.
When “1” is propagated to (input state), when the control signal is set to “1”, the transfer gate 8 1 ,
8 2 gate is on, transfer gate 9 1 ,9
2 gates are turned off, and the input buffers 12 1 , 12 2
The outputs of are connected to internal bus 1 and internal bus 2, respectively. In this case, “1” is input to the input state observation terminal 4,
“0” is output to the output state observation terminal 5.
次に、内部バス１からロウレベル、内部バス２
からハイレベルを出力して入出力端子６に“０”、
入出力端子７に“１”を伝搬させる場合（出力状
態）、制御信号を“０”にすると、トランスフア
ゲート８1，８2のゲートがオフし、トランスフア
ゲート９1，９2のゲートがオンし、出力バツフア
１３1，１３2の入力が内部バス１および内部バス
２にそれぞれ接続される。この場合、出力状態観
測端子５に“１”、入力状態観測端子４に“０”
が出力される。 Next, from internal bus 1 to low level, internal bus 2
Outputs a high level from ``0'' to input/output terminal 6,
When "1" is propagated to the input/output terminal 7 (output state), when the control signal is set to "0", the gates of transfer gates 8 1 and 8 2 are turned off, and the gates of transfer gates 9 1 and 9 2 are turned on. However, the inputs of output buffers 13 1 and 13 2 are connected to internal bus 1 and internal bus 2, respectively. In this case, the output state observation terminal 5 is “1” and the input state observation terminal 4 is “0”.
is output.
以上のように入出力端子６，７が入力状態また
は出力状態であることを入力状態観測端子４また
は出力状態観測端子５で観測可能であり、その結
果、シングルマツチマイクロコンピユータを搭載
した装置の動作解析作業等に、入出力端子６，７
の使用状態を容易に知ることができる。 As described above, it is possible to observe whether the input/output terminals 6 and 7 are in the input state or the output state using the input state observation terminal 4 or the output state observation terminal 5, and as a result, the operation of the device equipped with the single-match microcomputer is Input/output terminals 6, 7 for analysis work, etc.
You can easily know the usage status.
以上説明したように本発明は、入出力端子の使
用状態（即に、入力端子として使用しているこ
と、また出力端子として使用されいること）を示
す制御信号が出力される個別の観測端子を有する
ことにより、シングルチツプコンピユータを搭載
した装置の動作解析作業時に、入出力端子の使用
状態を観測でき、解析作業が容易になるという効
果がある。
As explained above, the present invention provides an individual observation terminal to which a control signal indicating the usage status of the input/output terminal (ie, whether it is being used as an input terminal or being used as an output terminal) is output. By having this, when analyzing the operation of a device equipped with a single-chip computer, the usage status of the input/output terminals can be observed, making the analysis easier.
第１図は本発明のシングルチツプコンピユータ
の一実施例の内部回路の一部分のブロツク図であ
る。
１，２……内部バス、３……制御信号線、４…
…入力状態観測端子、５……出力状態観測端子、
６，７……入出力端子、８1，８2，９1，９2……
トランスフアゲート、１０……インバータ、１１
１，１１2，１３1，１３2……出力バツフア、１２
１，１２2……入力バツフア。
FIG. 1 is a block diagram of a portion of the internal circuit of an embodiment of the single chip computer of the present invention. 1, 2... Internal bus, 3... Control signal line, 4...
...Input state observation terminal, 5...Output state observation terminal,
6, 7... Input/output terminal, 8 1 , 8 2 , 9 1 , 9 2 ...
Transfer gate, 10... Inverter, 11
1 , 11 2 , 13 1 , 13 2 ...output buffer, 12
1 , 12 2 ...Input buffer.
Claims (1)
するシングルチツプマイクロコンピユータにおい
て、 入出力兼用の外部端子と内部回路の間の信号パ
スに設けられたゲートを、該外部端子が入力端子
として使用されるときに開き、出力端子として使
用されるときは閉じるように制御する制御信号が
分岐して出力される入力状態観測端子と、 入出力兼用の外部端子と内部回路の間の信号パ
スに設けられたゲートを、該外部端子が出力端子
として使用されるときに開き、入力端子として使
用されるときは閉じるように制御する制御信号が
分岐して出力される出力状態観測端子を有するこ
とを特徴とするシングルチツプマイクロコンピユ
ータ。[Claims] 1. In a single-chip microcomputer that has an external terminal that serves both as an input terminal and an output terminal, a gate provided in a signal path between an external terminal that serves as an input/output terminal and an internal circuit is An input state observation terminal to which a control signal is branched and output so that it opens when used as an input terminal and closes when used as an output terminal, and an external terminal used for both input and output and an internal circuit. An output state observation terminal to which a control signal is branched and output, which controls a gate provided in a signal path to open when the external terminal is used as an output terminal and close when used as an input terminal. A single-chip microcomputer comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188170A JPS6431256A (en) | 1987-07-27 | 1987-07-27 | Single chip microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188170A JPS6431256A (en) | 1987-07-27 | 1987-07-27 | Single chip microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431256A JPS6431256A (en) | 1989-02-01 |
| JPH0568752B2 true JPH0568752B2 (en) | 1993-09-29 |
Family
ID=16218980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188170A Granted JPS6431256A (en) | 1987-07-27 | 1987-07-27 | Single chip microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6431256A (en) |
-
1987
- 1987-07-27 JP JP62188170A patent/JPS6431256A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431256A (en) | 1989-02-01 |
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