JPH01194052A - Data input/output circuit for digital signal processing processor - Google Patents

Data input/output circuit for digital signal processing processor

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JPH01194052A
JPH01194052A JP1904288A JP1904288A JPH01194052A JP H01194052 A JPH01194052 A JP H01194052A JP 1904288 A JP1904288 A JP 1904288A JP 1904288 A JP1904288 A JP 1904288A JP H01194052 A JPH01194052 A JP H01194052A
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JP
Japan
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data
dsp
dual port
ram
signal line
Prior art date
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Pending
Application number
JP1904288A
Other languages
Japanese (ja)
Inventor
Hideaki Ebisawa
海老沢 秀明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Abstract

PURPOSE:To simultaneously execute access to an external memory and data I/O by using a dual port RAM as an external memory for a Digital Signal Processor (DSP). CONSTITUTION:The dual port RAM 2 (a RAM having two pairs of address and data writing/reading control terminals) is used for the external memory instead of a normal RAM and an address control circuit 4 for inputting/ outputting data through the dual port RAM 2 is also connected. Since the dual port RAM 2 is used for the external memory of the DSP 1, one data I/O terminal of the dual port RAM may be used for data I/O without directly executing data I/O through a DSP data bus. Consequently, data I/O from/to the external can be simultaneously executed even when the DSP accesses the external memory.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル信号処理などのために使用され
る特殊なマイクロプロセッサであろディジタル信号処理
プロセッサ(Digital 5i(nal)’ro−
cessor;以下DSPと略記)に対するデータの入
出力を行う回路に関するものである。
Detailed Description of the Invention [Field of Industrial Application] The present invention is applicable to a special microprocessor used for digital signal processing, etc.
This relates to a circuit that inputs and outputs data to and from a cessor (hereinafter abbreviated as DSP).

〔従来の技術〕[Conventional technology]

第2図は、たとえばI EEEの国際学会で発表された
論文(Toshitaka T 、 et、al、  
”AHIGHPERFORM人NCE  LSI  D
IGITAL  5IGN人L  PROCESSOR
FORCOMMUNIC人Tl0N  ″ Proc、
of  ICC’  83    A5  。
Figure 2 shows, for example, a paper presented at an IEEE international conference (Toshitaka T. et al.
“AHIGHPERFORM NCE LSI D
IGITAL 5IGN PROCESSOR
FORCOMMUNIC Tl0N ″Proc,
of ICC' 83 A5.

6)のFig、 7に示された従来のDSPの入出力回
路を示す構成図であり2図において、(1)はDSP。
Fig. 6) is a configuration diagram showing the input/output circuit of the conventional DSP shown in Fig. 7, and in Fig. 2, (1) is the DSP.

(2)はこのD S P (11に接続されたR A 
M (RandomAccess Memory) 、
(31は上記D S P fl)と外部回路との間に設
けられた双方向性のバッファ、(5)は上記D S、 
P filに接続されたR OM (Read 0nl
y Memory) 。
(2) is this DSP (RA connected to 11
M (Random Access Memory),
(31 is a bidirectional buffer provided between the above D S P fl) and an external circuit, (5) is the above D S,
ROM (Read 0nl) connected to P fil
yMemory).

(11)はD S P+11. RAMf21及びバッ
ファ(3)に接続されたデータバス信号線A、 (13
)は外部回路と上部バッファ(3)とに接続されたデー
タバス信号綿C2(14)はRAMアドレス信号線A、
 (16)はバッファ制御信号線、 (17)はROM
データ信号線、 (18)はROMアドレス信号線であ
る。
(11) is D S P + 11. Data bus signal line A, (13) connected to RAMf21 and buffer (3)
) is the data bus signal line C2 (14) connected to the external circuit and the upper buffer (3) is the RAM address signal line A;
(16) is the buffer control signal line, (17) is the ROM
The data signal line (18) is a ROM address signal line.

次に動作について説明する。ROM (511c +t
 D SP(1)の命令語がデータとして格納されてお
り、ROMアドレス信号線(18)によって伝えられた
アドレスのデータがROM (5]からROMデータ信
号線(17)を通じてD S P (11に与えられる
。なお、ROM(5)に格納されているデータは命令語
以外に固定(定数)データが含まれる場合もある。D 
S P (11が処理の対称とするデータは、外部回路
からバッファ(3)を介してデータバス信号線C(13
)及びデータバス信号線A(11)を通してD S P
 filに与えられる。また逆に処理結果がD S P
 (1)から外部回路に出力される場合は同様の経路を
逆方向にデータが流れることになる。このような外部回
路からのDSPに体゛するデータの入出力において、デ
ータバス信号線A (11)とデータバス信号@C(1
3)の間に位置するバッファの制御、即ち信号の伝達/
連断及び伝達時の方向などの制御はバッファ制御信号線
(16)を通じてD S P (11が行う。またD 
S P filの中間処理結果などのデータを格納する
ためのRAM(2)がデータバス信号線A (11)に
接続されており。
Next, the operation will be explained. ROM (511c +t
The command word of DSP (1) is stored as data, and the data at the address transmitted by the ROM address signal line (18) is transferred from the ROM (5) to the DSP (11) via the ROM data signal line (17). The data stored in the ROM (5) may include fixed (constant) data in addition to instruction words.D
The data to be processed by S P (11) is transferred from the external circuit to the data bus signal line C (13) via the buffer (3).
) and data bus signal line A (11).
given to fil. Conversely, the processing result is DSP
When outputting from (1) to an external circuit, data flows in the opposite direction along a similar path. In the input/output of data from such an external circuit to the DSP, data bus signal line A (11) and data bus signal @C (1
3) Control of the buffer located between
Control such as the direction during connection and transmission is performed by DSP (11) through the buffer control signal line (16).
A RAM (2) for storing data such as intermediate processing results of S P fil is connected to the data bus signal line A (11).

同信号線を介してD S P (11との間でデータの
受渡しを行う。この際のRA M +21のアドレスの
値は。
Data is exchanged with DSP (11) via the same signal line.The value of the address of RAM +21 at this time is:

RAMアドレス信号線(14)を用いてD S P (
14)からRA M (2)に与えられろ。
Using the RAM address signal line (14), DSP (
14) to RAM (2).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のディジタル信号処理プロセッサ(DSP)の入出
力回路は以上のように構成されているので、DSPの外
部メモリ (RAM)にアクセスしたデータと外部から
の入出力データが衝突を起こさないように制御して動作
させねばならず、しかもRAMへのアクセスとデータの
入出力は同時に行えないため時間的な損失も大きい。ま
た、データの入出力とRAMへのアクセスを同時に行う
とすれば、DSPの信号線を入出力データ用とRAM用
に別々に設けねばならずDSPのピン数が増大してしま
う等の課題があった。
Since the input/output circuit of a conventional digital signal processor (DSP) is configured as described above, it is necessary to control the data accessed to the external memory (RAM) of the DSP so that there is no conflict between the input/output data from the outside. Furthermore, access to the RAM and input/output of data cannot be performed at the same time, resulting in a large loss of time. Additionally, if data input/output and RAM access are to be performed simultaneously, DSP signal lines must be provided separately for input/output data and RAM, resulting in problems such as an increase in the number of DSP pins. there were.

この発明は、上記のような課題を解消するためになされ
たもので、RAM用とデータ入出力用のパスが分かれて
いないDSPにおいてもRAMへのアクセスとデータの
入出力が同時に入出力回路を得ることを目的とする。
This invention was made to solve the above-mentioned problems, and even in a DSP where the paths for RAM and data input/output are not separated, access to RAM and input/output of data can be performed simultaneously through the input/output circuit. The purpose is to obtain.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係るDIPの入出力回路は、外部メモリに通
常のRAMの代わりにデュアルポートRAM (アドレ
スとデータ及び書き込み、読み出しの制御用の端子を2
組持つRAM)を使用するとともに、デュアルポートR
AMを介してデータの入出力を行うためのアドレス制御
回路を設けたものである。
The input/output circuit of the DIP according to the present invention uses a dual port RAM (2 terminals for address, data, and write/read control) instead of a normal RAM in the external memory.
In addition to using dual port R
It is provided with an address control circuit for inputting and outputting data via AM.

〔作 用〕[For production]

この発明においては、DSPの外部メモリにデュアルポ
ートRAMを用いたことにより、で−たの入出力を直接
DSPのデータバスによって行うのではなく、デュアル
ポートRAMの一方のデータ入出力端子を使用すればよ
い。したがって。
In this invention, by using a dual port RAM as the external memory of the DSP, input/output is not performed directly through the data bus of the DSP, but instead uses one data input/output terminal of the dual port RAM. Bye. therefore.

DSPが外部メモリへのアクセスを行っている時にも外
部からデータの入出力を同時に行うことも可能である。
It is also possible to simultaneously input and output data from the outside while the DSP is accessing the external memory.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明の一実施例を図について説明する。第1
図において、(1)はD S P 、 (2)はDSP
(1)の外部メモリとして接続されたデュアルポートR
AM、(3)は上記デュアルポート RA M (2)
と外部回路との間に設けられた双方向性のバッファ、(
4)はデュアルポートRA M (21のアドレス制御
及びバッファ(3)の制御のために設けられた制御部、
(5)はD S P (11に接続されたROM、(1
1)はD S P (11とデュアルポートRA M 
(2)の間に設けられたデータバス信号線A、 (12
)はデュアルポート、RAM(2)とバッファ(3)の
間に設けられたデータバス信号@B。
An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, (1) is DSP, (2) is DSP
(1) Dual port R connected as external memory
AM, (3) is the above dual port RAM (2)
A bidirectional buffer between the
4) is a control unit provided for address control of dual port RAM (21) and control of buffer (3);
(5) is a ROM connected to DSP (11), (1
1) is DSP (11 and dual port RAM
(2) Data bus signal line A provided between (12
) is a dual port, data bus signal @B provided between RAM (2) and buffer (3).

(13)は外部回路とバッファ(3)との間に設けられ
たデータバス信号線C,(14)はD S P (11
とデュアルポート RA M (21の間に設けられた
RAMアドレス信号@A、 (15)は制御部(4)と
デュアルポートRAM(2)の間に設けられRAMアド
レス信号線B。
(13) is the data bus signal line C provided between the external circuit and the buffer (3), and (14) is the data bus signal line C provided between the external circuit and the buffer (3).
A RAM address signal @A is provided between the controller (4) and the dual port RAM (21), and a RAM address signal line B (15) is provided between the controller (4) and the dual port RAM (2).

(16)は制御部(4)とバッファ(3)の間に設けら
れたバッファ制御信号線、 (17)はROM +5)
とD S P tl)の間に設けられたROMデータ信
号線、 (18)は同じ< ROMアドレス信号線であ
る。
(16) is the buffer control signal line provided between the control unit (4) and the buffer (3), (17) is the ROM +5)
The ROM data signal line (18) provided between the ROM address signal line and the ROM address signal line (18) is the same as the ROM address signal line.

次に動作を説明する。ここで、まずデュアルポートRA
M(2+について述べる。
Next, the operation will be explained. Here, first, dual port RA
Let's talk about M(2+.

デュアルポートRAMとは、メモリ内部のメモリセルに
対して対立した二つのアクセス系統を有するメモリであ
り、データとアドレスとの端子を2組有している。つま
り通常のRAMと違い。
A dual port RAM is a memory that has two opposing access systems for memory cells inside the memory, and has two sets of data and address terminals. In other words, it is different from normal RAM.

2つの独立した系が容易にメモリを共有できるという特
徴を持っている。本実施例の場合では、DSP(11と
バッファ(3)がこのデュアルポートRAM(2)を共
有する構成となっている。D S P (1)側からみ
た場合、デュアルポートRA M (2)はDSPの外
部メモリとして機能し、バッファ(3)即ち外部回路側
から見た場合にはDSPに対する入出力ポートとして機
能するるものである。
It has the characteristic that two independent systems can easily share memory. In the case of this embodiment, the configuration is such that the DSP (11) and the buffer (3) share this dual port RAM (2).When viewed from the DSP (1) side, the dual port RAM (2) functions as an external memory for the DSP, and functions as an input/output port for the DSP when viewed from the buffer (3), that is, the external circuit side.

本実施例の場合、外部回路からD S P filに対
してデータを入力するには、まずあらかじめデュアルポ
ートRAM+21の特定のアドレス領域をデータの入力
用として用意しておき、制御部(4)によりアドレス信
号1(15)を通じて設定されたアドレスに対し、バッ
ファ(3)を介してデータを書き込む。
In the case of this embodiment, in order to input data from an external circuit to the DSP fil, a specific address area of the dual port RAM+21 is first prepared for inputting data, and then the controller (4) Data is written via the buffer (3) to the address set through the address signal 1 (15).

この時、入力データはデータバス信号II(13)及び
データバス信号線B (12)により伝えられ、バッフ
ァ(3)の信号伝達方向はバッファ制御信号線(16)
を通じて制御部(4)が指示する。次にD S P [
11はRAMアドレス信号線(14)を通じてデュアル
ポートRA M +21のアドレス値(上記特定領域)
を設定し。
At this time, the input data is transmitted through the data bus signal II (13) and the data bus signal line B (12), and the signal transmission direction of the buffer (3) is the buffer control signal line (16).
The control unit (4) gives an instruction through. Next, D S P [
11 is the address value of dual port RAM +21 (above specific area) through the RAM address signal line (14)
Set.

同メモリから出力されたデータをデータバス信号1A(
11)を通じて受は取る。
The data output from the memory is transferred to the data bus signal 1A (
11) Uke is taken through.

また逆にD S P (1)から外部回路に対してデー
タを出力するには、まずD S P (11からデュア
ルポート、RAM+21にデータを書き込み2次にバッ
ファ(3)を通じてデュアルポーhRAM(21から外
部回路に出力させることになり、データの経路及び個々
の動作はデータ入力の場合と同様である。
Conversely, in order to output data from the DSP (1) to the external circuit, first write data from the DSP (11) to the dual port, RAM+21, and then write the data to the dual port hRAM (21) through the buffer (3). The data path and individual operations are the same as for data input.

ROM(51,ROMデータ信号線(17)及びROM
アドレス信号線(18)については第2図を用いて説明
した従来の技術と同様に動作するので2重複した説明は
省略する。
ROM (51, ROM data signal line (17) and ROM
The address signal line (18) operates in the same manner as the conventional technique explained using FIG. 2, so a duplicate explanation will be omitted.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、DSPの外部メモリ
としてデュアルポートRAMを用いるという簡単な構成
により、外部メモリへのアクセスとデータの入出力が同
時に可能となり2両者の衝突を避けるために、ハードウ
ェア及びDSPのソフトウェアに複雑な設計を要しない
As described above, according to the present invention, the simple configuration of using dual port RAM as the external memory of the DSP enables simultaneous access to the external memory and data input/output, and in order to avoid conflict between the two, No complicated design is required for hardware and DSP software.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例によるブロック図、第2図
は従来の構成を示すブロック図である。 (1)はD S P 、 (21はデュアルポートRA
M、(31はバッファ、(4)は制御部、(5)はRO
M、(11)はデータバス信号線A、 (12)はデー
タバス信号線B。 (13)はデータバス信号綿C,(14)はRAMアド
レス信号線A、(15)はRAM7 Fレス(i号MB
、(16)はバッファ制御信号線、 (17)はROM
データ信号線、 (18)はROMアドレス信号線。 なお2図中同一符号は同一、又は相当部分を示す。
FIG. 1 is a block diagram according to an embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional configuration. (1) is DSP, (21 is dual port RA
M, (31 is a buffer, (4) is a control unit, (5) is an RO
M, (11) is a data bus signal line A, and (12) is a data bus signal line B. (13) is the data bus signal line C, (14) is the RAM address signal line A, (15) is the RAM7 F-less (No. i MB
, (16) is the buffer control signal line, (17) is the ROM
Data signal line, (18) is ROM address signal line. Note that the same reference numerals in the two figures indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims]  ディジタル信号処理プロセッサ、このディジタル信号
処理プロセッサのデータバス端子と片方のデータ入出力
端子が接続されたデュアルポートRAM、このデュアル
ポートRAMのもう一方のデータ入出力端子と接続され
た双方向性のバッファ、外部回路からのデータ入出力用
の上記デュアルポートRAMの一方のアドレス信号及び
バッファ制御信号を発生する制御部を備えたことを特徴
とするディジタル信号処理プロセッサのデータ入出力回
路。
A digital signal processing processor, a dual port RAM to which one data input/output terminal is connected to the data bus terminal of this digital signal processing processor, and a bidirectional buffer connected to the other data input/output terminal of this dual port RAM. . A data input/output circuit for a digital signal processing processor, comprising a control section that generates an address signal and a buffer control signal for one of the dual port RAMs for inputting and outputting data from an external circuit.
JP1904288A 1988-01-29 1988-01-29 Data input/output circuit for digital signal processing processor Pending JPH01194052A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078546A (en) * 2001-08-30 2003-03-14 Nec Eng Ltd Data processing circuit
KR100655544B1 (en) * 2005-01-11 2006-12-08 엘지전자 주식회사 External memory operating system based on multimedia mobile device

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