JP2003078546A - Data processing circuit - Google Patents

Data processing circuit

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JP2003078546A
JP2003078546A JP2001260530A JP2001260530A JP2003078546A JP 2003078546 A JP2003078546 A JP 2003078546A JP 2001260530 A JP2001260530 A JP 2001260530A JP 2001260530 A JP2001260530 A JP 2001260530A JP 2003078546 A JP2003078546 A JP 2003078546A
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JP
Japan
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data
circuit
data processing
header
footer
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Application number
JP2001260530A
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Japanese (ja)
Inventor
Takaaki Kawashima
隆明 川島
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NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a data processing circuit capable of preventing the deterioration of the efficiency of main data processing inside a DSP. SOLUTION: A data inputting circuit 1 checks a full flag, and when data writing is possible, operates the data writing in an input side FIFO 2. A DSP 3 checks an empty flag, and when any data to be received are present, operates the reception of the data from the input side FIFO 2. When data whose data processing is ended are present, the DSP 3 checks the full flag, and when data writing is possible, operates the data writing in an output side FIFO 4. A data outputting circuit 5 checks the empty flag, and when any data to be received are present, operates the reception of the data from the output side FIFO 4, and outputs the data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明はデータ処理回路に関
し、特にDSP(Digital SignalPro
cessor)を使用したデータ処理回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing circuit, and more particularly to a DSP (Digital Signal Pro).
data processing circuit using a processor.

【0002】[0002]

【従来の技術】従来、アナログ通信や音声通信を除いた
データ通信においては、付随するタイミング信号でデー
タ識別を行うか、またはヘッダやフッダの情報によって
データ識別を行う方法が多く用いられている。
2. Description of the Related Art Conventionally, in data communication excluding analog communication and voice communication, a method of performing data identification by an accompanying timing signal or data identification by header or footer information is often used.

【0003】このデータ通信においては、パケットデー
タのように、ヘッダやフッダの処理を伴うデータ変換に
専用IC(集積回路)やCPU(中央処理装置)を持つ
論理回路が用いられている。
In this data communication, a logic circuit having a dedicated IC (integrated circuit) and a CPU (central processing unit) is used for data conversion accompanied by header and footer processing such as packet data.

【0004】しかしながら、これらの専用ICや論理回
路は汎用であるがゆえに、処理速度が遅かったり、限ら
れた処理しか行うことができない。特に、データの入力
や出力に汎用のデータ引き渡し手順(割込み方式等)が
用いられている場合には、全体の処理量がさらに遅くな
ってしまう。
However, since these dedicated ICs and logic circuits are general-purpose, they are slow in processing speed and can perform only limited processing. In particular, when a general-purpose data delivery procedure (interrupt method or the like) is used for inputting or outputting data, the total processing amount is further delayed.

【0005】そこで、上記のようなデータ処理回路に、
ディジタル信号処理専用のマイクロプロセッサであるD
SPを使用するものがある。この場合には、上述したデ
ータ引き渡し手順が用いられ、DSPへのデータの引き
渡し及びDSPからのデータの引き取りの際に、DSP
に対して割込みを通知して処理を行っている。
Therefore, in the data processing circuit as described above,
D, a microprocessor dedicated to digital signal processing
Some use SP. In this case, the above-mentioned data delivery procedure is used, and when delivering data to the DSP and delivering data from the DSP,
Is notified of an interrupt and is being processed.

【0006】また、このデータ処理回路では、引き渡さ
れたデータのヘッダとフッダとを除去してからデータ処
理を行い、そのデータ処理の終了後に、再度、ヘッダと
フッダとを挿入する操作を行っている。
Further, in this data processing circuit, the header and the footer of the delivered data are removed, the data processing is performed, and after the data processing is completed, the operation of inserting the header and the footer is performed again. There is.

【0007】このようなデータ処理回路としては、上記
のようなデータ処理回路を複数集めたATM(Asyn
chronous Transfer mode)ルー
タがある。通常、ATMルータではルーティングのため
にヘッダのみを付け替えるだけで、内部データの加工処
理を行っていない。
As such a data processing circuit, an ATM (Asyn) in which a plurality of the above-mentioned data processing circuits are assembled is used.
There is a Chronous Transfer mode) router. Normally, the ATM router only replaces the header for routing and does not process the internal data.

【0008】[0008]

【発明が解決しようとする課題】上述した従来のデータ
処理回路では、DSPに対して割込みを通知して処理を
行っているので、DSP内部でのメインのデータ処理に
対して、逐次に割込みによる中断が発生し、行うべき処
理の効率が低下するという問題がある。
In the above-described conventional data processing circuit, since the interrupt is notified to the DSP for processing, the main data processing in the DSP is sequentially interrupted. There is a problem that interruption occurs and the efficiency of the processing to be performed is reduced.

【0009】また、従来のデータ処理回路では、引き渡
されたデータのヘッダとフッダとを除去してからデータ
処理を行い、その処理の終了後に再度ヘッダとフッダと
を挿入する操作が必要となるので、ヘッダ及びフッダの
除去及び挿入によって、行うべき処理の効率を低下する
という問題がある。
Further, in the conventional data processing circuit, it is necessary to remove the header and the footer of the delivered data, perform the data processing, and insert the header and the footer again after the processing is completed. However, there is a problem that the efficiency of the processing to be performed is reduced by removing and inserting the header and footer.

【0010】さらに、従来のデータ処理回路では、DS
Pがフラグを見て、DSP自身がデータの受信送信を行
い、データの受信送信の認識を割込み信号によって行っ
ているので、割込み毎にデータ処理が中断されてしまう
という問題がある。
Further, in the conventional data processing circuit, the DS
Since P sees the flag, the DSP itself receives and transmits the data, and recognizes the reception and transmission of the data by the interrupt signal. Therefore, there is a problem that the data processing is interrupted for each interrupt.

【0011】そこで、本発明の目的は上記の問題点を解
消し、DSP内部でのメインのデータ処理の効率低下を
防ぐことができるデータ処理回路を提供することにあ
る。
An object of the present invention is to solve the above problems and to provide a data processing circuit capable of preventing a decrease in the efficiency of main data processing inside the DSP.

【0012】[0012]

【課題を解決するための手段】本発明によるデータ処理
回路は、ディジタル信号処理専用のマイクロプロセッサ
を使用してデータ処理を行うデータ処理回路であって、
前記ディジタル信号処理専用のマイクロプロセッサの前
段に設けられかつ入力されるデータを一時保持する第1
の保持手段と、前記ディジタル信号処理専用のマイクロ
プロセッサの後段に設けられかつ処理されたデータを一
時保持する第2の保持手段とを備え、前記ディジタル信
号処理専用のマイクロプロセッサが前記第1及び第2の
保持手段の保持状況を確認して前記データの引き渡し及
び引取りを行うようにしている。
A data processing circuit according to the present invention is a data processing circuit for performing data processing using a microprocessor dedicated to digital signal processing.
A first stage, which is provided in front of the microprocessor dedicated to digital signal processing and temporarily holds input data
Holding means and second holding means, which is provided in a stage subsequent to the microprocessor dedicated to digital signal processing and temporarily holds processed data, wherein the microprocessor dedicated to digital signal processing is the first and the second. The holding status of the second holding means is confirmed, and the data is delivered and received.

【0013】すなわち、本発明のデータ処理回路では、
DSPに対して割込みを意識させることなく、データの
引き渡しと引取りとを行うことによって、DSP内部で
のメインのデータ処理の効率低下を防ぐことを特徴とし
ている。
That is, in the data processing circuit of the present invention,
It is characterized in that the efficiency of main data processing in the DSP is prevented from being lowered by performing data transfer and reception without making the DSP aware of interruption.

【0014】また、本発明の他のデータ処理回路では、
DSPに対して割込みを意識させることなく、データの
引き渡しと引取りとを行うとともに、ヘッダ及びフッダ
の処理をDSPの外部で行うことによって、DSP内部
でのメインのデータ処理の効率低下を防ぐことを特徴と
している。
According to another data processing circuit of the present invention,
Preventing a decrease in the efficiency of main data processing inside the DSP by passing data to and receiving it from the DSP without being aware of interrupts, and by processing the header and footer outside the DSP. Is characterized by.

【0015】つまり、本発明では、データ列の中から、
該当するヘッダやフッダを有するデータを抽出してヘッ
ダやフッダを取り外し、データ処理回路に入力するとと
もに、処理が終わったデータに対してヘッダやフッダを
付加して出力している。
That is, according to the present invention, from the data string,
Data having a corresponding header or footer is extracted, the header or footer is removed, the data is input to the data processing circuit, and the processed data is added with the header or footer and output.

【0016】さらに、本発明の別のデータ処理回路で
は、ヘッダやフッダの情報によってデータ識別を行い、
データ処理をして再度、元のデータ形式に戻す場合にお
いて、ヘッダ・フッダ除去回路及びヘッダ・フッダ挿入
回路をCPU部で制御することによって、逐次変化する
処理に対応することが可能となる。
Further, in another data processing circuit of the present invention, data identification is performed by the information of the header and the footer,
When the data processing is performed and the original data format is restored again, by controlling the header / footer removing circuit and the header / footer inserting circuit by the CPU unit, it becomes possible to cope with the processing that changes sequentially.

【0017】本発明では、例えばパケットA(セルA)
のデータを処理してパケットB(セルB)に変換した
り、また直ぐさま、パケットK(セルK)をパケットJ
(セルJ)に変換したり、と必要に応じて適時CPU部
からの制御を受けて必要なパケット(セル)の処理を行
う。
In the present invention, for example, packet A (cell A)
Data of the packet is converted into a packet B (cell B), or immediately, a packet K (cell K) is converted into a packet J.
The packet is converted into (cell J), and the necessary packet (cell) is processed under the control of the CPU section as needed.

【0018】上記のように、ヘッダの付替えはもちろん
のこと、内部データの加工を行うことによって、ユーザ
端末間の通信方式が異なっている場合においても、変換
を行うことによって通信が可能となる。また、異なるネ
ットワーク群間をつなぎ合わせる場合等にも使用可能と
なる。さらに、複数のデータ処理を行う上で、処理を並
列化することによって効率化することが可能となる。
As described above, by changing the headers as well as by processing the internal data, even if the communication methods between the user terminals are different, it is possible to perform the communication by performing the conversion. . It can also be used when connecting different network groups. Furthermore, in performing a plurality of data processes, it is possible to improve efficiency by parallelizing the processes.

【0019】[0019]

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図1は本発明の一実施例による
データ処理回路の構成を示すブロック図である。図1に
おいて、本発明の一実施例によるデータ処理回路はデー
タ入力回路1と、入力側FIFO(First In
First Out)2と、ディジタル信号処理専用の
マイクロプロセッサであるDSP(Digital S
ignal Processor)3と、出力側FIF
O4と、データ出力回路5とから構成されている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a data processing circuit according to an embodiment of the present invention. 1, a data processing circuit according to an embodiment of the present invention includes a data input circuit 1 and an input side FIFO (First In).
First Out 2 and a DSP (Digital S) that is a microprocessor dedicated to digital signal processing.
signal processor) 3 and output side FIF
It is composed of O4 and a data output circuit 5.

【0020】データ入力回路1はデータが入力される
と、フルフラグをチェックして入力側FIFO2にデー
タ書込みが可能であるか否かを確認する。データ入力回
路1はデータ書込みが可能であれば、データバス、ライ
ト信号、チップイネーブルによって入力側FIFO2へ
のデータ書込みを行う。
When the data is input, the data input circuit 1 checks the full flag to check whether the data can be written in the input FIFO 2. If the data input circuit 1 can write data, the data input circuit 1 writes data to the input side FIFO 2 by a data bus, a write signal, and a chip enable.

【0021】DSP3は入力側FIFO2からのデータ
の取り込みが可能であれば、インプティフラグで入力側
FIFO2における引き取るべきデータの有無を確認す
る。DSP3は入力側FIFO2に引き取るべきデータ
があれば、データバス、リード信号、チップイネーブル
によって入力側FIFO2からのデータの引き取りを行
う。
If the data can be fetched from the input FIFO 2, the DSP 3 confirms the presence or absence of data to be fetched in the input FIFO 2 with the empty flag. If the input-side FIFO2 has data to be received, the DSP3 receives the data from the input-side FIFO2 by the data bus, the read signal, and the chip enable.

【0022】また、DSP3はデータ処理が終了したデ
ータがある場合、フルフラグをチェックして出力側FI
FO4にデータ書込みが可能であるか否かを確認する。
DSP3はデータ書込みが可能であれば、データバス、
ライト信号、チップイネーブルによって出力側FIFO
4へのデータ書込みを行う。
When there is data for which data processing has been completed, the DSP 3 checks the full flag and outputs FI.
It is confirmed whether data can be written in FO4.
If the DSP3 can write data, the data bus,
Output side FIFO by write signal and chip enable
Write data to No. 4.

【0023】データ出力回路5はインプティフラグで出
力側FIFO4における引き取るべきデータの有無を確
認する。データ出力回路5は出力側FIFO4に引き取
るべきデータがあれば、データバス、リード信号、チッ
プイネーブルによって出力側FIFO4からデータの引
き取りを行い、そのデータを出力する。
The data output circuit 5 confirms the presence / absence of data to be taken in the output side FIFO 4 with an empty flag. If there is data to be fetched in the output FIFO 4, the data output circuit 5 fetches the data from the output FIFO 4 by the data bus, read signal and chip enable, and outputs the data.

【0024】このように、DSP3の前段に入力側FI
FO2を、後段に出力側FIFO4をそれぞれ配置し、
上記のように動作することで、DSP3に対して割込み
を行うことなく、データの引き渡しと引取りとを行うこ
とができ、メインのデータ処理の効率低下を防ぐことが
できる。
In this way, the FI on the input side is provided at the front stage of the DSP 3.
FO2 and output side FIFO4 are arranged in the subsequent stages,
By operating as described above, it is possible to transfer and receive data without interrupting the DSP 3, and it is possible to prevent a decrease in the efficiency of main data processing.

【0025】図2は本発明の他の実施例によるデータ処
理回路の構成を示すブロック図である。図2において、
本発明の他の実施例によるデータ処理回路はヘッダ・フ
ッダ除去回路6とヘッダ・フッダ挿入回路7とを設けた
以外は図1に示す本発明の一実施例によるデータ処理回
路と同様の構成となっており、同一構成要素には同一符
号を付してある。また、同一構成要素の動作は本発明の
一実施例によるデータ処理回路と同様である。
FIG. 2 is a block diagram showing the configuration of a data processing circuit according to another embodiment of the present invention. In FIG.
A data processing circuit according to another embodiment of the present invention has the same configuration as the data processing circuit according to the embodiment of the present invention shown in FIG. 1 except that a header / footer removing circuit 6 and a header / footer inserting circuit 7 are provided. The same constituent elements are designated by the same reference numerals. The operation of the same component is similar to that of the data processing circuit according to the embodiment of the present invention.

【0026】図3(a)〜(d)は本発明の他の実施例
によるデータ処理回路におけるデータの流れを示す図で
ある。これら図2及び図3を参照して本発明の他の実施
例によるデータ処理回路の動作について説明する。
FIGS. 3A to 3D are diagrams showing the flow of data in the data processing circuit according to another embodiment of the present invention. The operation of the data processing circuit according to another embodiment of the present invention will be described with reference to FIGS.

【0027】ヘッダ・フッダ除去回路6はデータが入力
されると、そのデータのヘッダA及びフッダBを除去し
てデータ入力回路1に出力する[図3(a),(b)参
照]。データ入力回路1はデータが入力されると、フル
フラグをチェックして入力側FIFO2にデータ書込み
が可能であるか否かを確認する。データ入力回路1はデ
ータ書込みが可能であれば、データバス、ライト信号、
チップイネーブルによって入力側FIFO2へのデータ
書込みを行う。
When the data is input, the header / footer removing circuit 6 removes the header A and the footer B of the data and outputs the data to the data input circuit 1 [see FIGS. 3 (a) and 3 (b)]. When data is input, the data input circuit 1 checks the full flag to check whether data can be written in the input side FIFO 2. If the data input circuit 1 can write data, the data bus, write signal,
Data is written to the input side FIFO 2 by the chip enable.

【0028】DSP3は入力側FIFO2からのデータ
の取り込みが可能であれば、インプティフラグで入力側
FIFO2における引き取るべきデータの有無を確認す
る。DSP3は入力側FIFO2に引き取るべきデータ
があれば、データバス、リード信号、チップイネーブル
によって入力側FIFO2からのデータの引き取りを行
う。
If the data can be fetched from the input FIFO 2, the DSP 3 confirms the presence or absence of data to be fetched in the input FIFO 2 with the empty flag. If the input-side FIFO2 has data to be received, the DSP3 receives the data from the input-side FIFO2 by the data bus, the read signal, and the chip enable.

【0029】また、DSP3はデータ処理が終了したデ
ータがある場合、フルフラグをチェックして出力側FI
FO4にデータ書込みが可能であるか否かを確認する。
DSP3はデータ書込みが可能であれば、データバス、
ライト信号、チップイネーブルによって出力側FIFO
4へのデータ書込みを行う。
When there is data for which data processing has been completed, the DSP 3 checks the full flag and outputs FI.
It is confirmed whether data can be written in FO4.
If the DSP3 can write data, the data bus,
Output side FIFO by write signal and chip enable
Write data to No. 4.

【0030】データ出力回路5はインプティフラグで出
力側FIFO4における引き取るべきデータの有無を確
認する。データ出力回路5は出力側FIFO4に引き取
るべきデータがあれば、データバス、リード信号、チッ
プイネーブルによって出力側FIFO4からデータの引
き取りを行い、そのデータをヘッダ・フッダ挿入回路7
に出力する。
The data output circuit 5 confirms the presence / absence of data to be taken in the output side FIFO 4 with an empty flag. If the output side FIFO 4 has data to be fetched, the data output circuit 5 fetches the data from the output side FIFO 4 by a data bus, a read signal, and a chip enable, and the data is fetched from the header / footer insertion circuit 7.
Output to.

【0031】ヘッダ・フッダ挿入回路7はデータ出力回
路5からデータが入力されると、データ出力回路5から
のデータにヘッダC及びフッダDを挿入して出力する
[図3(c),(d)参照]。
When the data is input from the data output circuit 5, the header / footer insertion circuit 7 inserts the header C and the footer D into the data from the data output circuit 5 and outputs the data [FIGS. 3 (c) and (d). )reference].

【0032】このように、DSP3の前段に入力側FI
FO2を、後段に出力側FIFO4をそれぞれ配置し、
上記のように動作することで、DSP3に対して割込み
を行うことなく、データの引き渡しと引取りとを行うこ
とができ、割込み処理によるメインのデータ処理の効率
低下を防ぐことができる。
As described above, the FI on the input side is provided at the front stage of the DSP 3.
FO2 and output side FIFO4 are arranged in the subsequent stages,
By operating as described above, it is possible to transfer and receive data without interrupting the DSP 3, and it is possible to prevent a decrease in efficiency of main data processing due to interrupt processing.

【0033】また、データ入力回路1の前段にヘッダ・
フッダ除去回路6を設け、入力データのヘッダ及びフッ
ダを除去してからデータ入力回路1に入力し、データ出
力回路5の後段にヘッダ・フッダ挿入回路7を設け、デ
ータ出力回路5からの出力データにヘッダ及びフッダを
挿入して出力することで、ヘッダ及びフッダの除去及び
挿入によるメインのデータ処理の効率低下を防ぐことが
できる。
In addition, a header
An output data from the data output circuit 5 is provided by providing a footer removal circuit 6 to remove the header and the footer of the input data and then inputting the data to the data input circuit 1. By inserting and outputting the header and the footer in the output, it is possible to prevent the efficiency of main data processing from being reduced due to the removal and insertion of the header and the footer.

【0034】図4は本発明の別の実施例によるデータ処
理装置の構成を示すブロック図である。図4において
は、本発明の別の実施例によるデータ処理装置は複数種
類の処理機能を有するデータ処理装置の構成を示してい
る。
FIG. 4 is a block diagram showing the configuration of a data processing device according to another embodiment of the present invention. In FIG. 4, a data processing device according to another embodiment of the present invention shows a configuration of a data processing device having a plurality of types of processing functions.

【0035】本発明の別の実施例によるデータ処理装置
はデータ分岐回路11と、複数種類の処理機能を実現す
るデータ処理回路12−1〜12−Nと、入出力制御C
PU13と、データ多重回路14とから構成されてい
る。
A data processing apparatus according to another embodiment of the present invention includes a data branch circuit 11, data processing circuits 12-1 to 12-N for realizing a plurality of types of processing functions, and an input / output control C.
It is composed of a PU 13 and a data multiplexing circuit 14.

【0036】データ分岐回路11はデータが入力される
と、そのデータを入出力制御CPU13からの入力分岐
制御情報を基にデータ処理回路12−1〜12−N各々
に引き渡す。
When data is input, the data branch circuit 11 delivers the data to each of the data processing circuits 12-1 to 12-N based on the input branch control information from the input / output control CPU 13.

【0037】データ処理回路12−1〜12−N各々は
データ分岐回路11から入力されるデータに対して入出
力制御CPU13からの制御情報を基に処理を行い、処
理したデータを後段のデータ多重回路14に出力する。
Each of the data processing circuits 12-1 to 12-N processes the data input from the data branching circuit 11 based on the control information from the input / output control CPU 13, and the processed data is multiplexed in the subsequent stage. Output to the circuit 14.

【0038】データ多重回路14はデータ処理回路12
−1〜12−N各々から入力されるデータに対して、入
出力制御CPU13からの多重制御情報に基づいて多重
処理を行って出力する。
The data multiplexing circuit 14 is the data processing circuit 12.
The data input from each of -1 to 12-N are subjected to multiplexing processing based on the multiplexing control information from the input / output control CPU 13 and output.

【0039】入出力制御CPU13は入力分岐制御情
報、制御情報、多重制御情報をそれぞれデータ分岐回路
11、データ処理回路12−1〜12−N、データ多重
回路14に出力し、データ分岐回路11とデータ処理回
路12−1〜12−Nとデータ多重回路14とをそれぞ
れ制御する。
The input / output control CPU 13 outputs the input branch control information, the control information, and the multiplex control information to the data branch circuit 11, the data processing circuits 12-1 to 12-N, and the data multiplex circuit 14, respectively. It controls the data processing circuits 12-1 to 12-N and the data multiplexing circuit 14, respectively.

【0040】図5は図4のデータ処理回路12−1〜1
2−Nの構成を示すブロック図である。図5において、
データ処理回路12−1〜12−Nはヘッダ・フッダ除
去回路6とヘッダ・フッダ挿入回路7とを制御するCP
U部8を設けた以外は図2に示す本発明の他の実施例に
よるデータ処理回路と同様の構成となっており、同一構
成要素には同一符号を付してある。また、同一構成要素
の動作は本発明の他の実施例によるデータ処理回路と同
様である。
FIG. 5 shows the data processing circuits 12-1 to 12-1 of FIG.
FIG. 2 is a block diagram showing a configuration of 2-N. In FIG.
The data processing circuits 12-1 to 12-N control the header / footer removing circuit 6 and the header / footer inserting circuit 7.
The configuration is the same as that of the data processing circuit according to another embodiment of the present invention shown in FIG. 2 except that the U portion 8 is provided, and the same components are designated by the same reference numerals. The operation of the same components is the same as that of the data processing circuit according to another embodiment of the present invention.

【0041】ヘッダ・フッダ除去回路6はデータが入力
されると、CPU部8からのヘッダ・フッダ情報を基に
そのデータのヘッダ及びフッダを除去してデータ入力回
路1に出力する。
When the data is input, the header / footer removing circuit 6 removes the header and the footer of the data based on the header / footer information from the CPU section 8 and outputs the data to the data input circuit 1.

【0042】データ入力回路1はデータが入力される
と、フルフラグをチェックして入力側FIFO2にデー
タ書込みが可能であるか否かを確認する。データ入力回
路1はデータ書込みが可能であれば、データバス、ライ
ト信号、チップイネーブルによって入力側FIFO2へ
のデータ書込みを行う。
When the data is input, the data input circuit 1 checks the full flag to check whether the data can be written in the input FIFO 2. If the data input circuit 1 can write data, the data input circuit 1 writes data to the input side FIFO 2 by a data bus, a write signal, and a chip enable.

【0043】DSP3は入力側FIFO2からのデータ
の取り込みが可能であれば、インプティフラグで入力側
FIFO2における引き取るべきデータの有無を確認す
る。DSP3は入力側FIFO2に引き取るべきデータ
があれば、データバス、リード信号、チップイネーブル
によって入力側FIFO2からのデータの引き取りを行
う。
If the data can be fetched from the input side FIFO 2, the DSP 3 confirms the presence or absence of the data to be taken in the input side FIFO 2 with the empty flag. If the input-side FIFO2 has data to be received, the DSP3 receives the data from the input-side FIFO2 by the data bus, the read signal, and the chip enable.

【0044】また、DSP3はデータ処理が終了したデ
ータがある場合、フルフラグをチェックして出力側FI
FO4にデータ書込みが可能であるか否かを確認する。
DSP3はデータ書込みが可能であれば、データバス、
ライト信号、チップイネーブルによって出力側FIFO
4へのデータ書込みを行う。
When there is data for which data processing has been completed, the DSP 3 checks the full flag and outputs FI on the output side.
It is confirmed whether data can be written in FO4.
If the DSP3 can write data, the data bus,
Output side FIFO by write signal and chip enable
Write data to No. 4.

【0045】データ出力回路5はインプティフラグで出
力側FIFO4における引き取るべきデータの有無を確
認する。データ出力回路5は出力側FIFO4に引き取
るべきデータがあれば、データバス、リード信号、チッ
プイネーブルによって出力側FIFO4からデータの引
き取りを行い、そのデータをヘッダ・フッダ挿入回路7
に出力する。
The data output circuit 5 confirms the presence / absence of data to be taken in the output side FIFO 4 with an empty flag. If the output side FIFO 4 has data to be fetched, the data output circuit 5 fetches the data from the output side FIFO 4 by a data bus, a read signal, and a chip enable, and the data is fetched from the header / footer insertion circuit 7.
Output to.

【0046】ヘッダ・フッダ挿入回路7はデータ出力回
路5からデータが入力されると、CPU部8からのヘッ
ダ・フッダ情報を基にデータ出力回路5からのデータに
ヘッダ及びフッダを挿入して出力する。
When data is input from the data output circuit 5, the header / footer insertion circuit 7 inserts a header and a footer into the data from the data output circuit 5 based on the header / footer information from the CPU section 8 and outputs the data. To do.

【0047】CPU部8は該当するヘッダ・フッダ情報
をヘッダ・フッダ除去回路6及びヘッダ・フッダ挿入回
路7に通知する。ヘッダ・フッダ情報はヘッダ・フッダ
除去回路6及びヘッダ・フッダ挿入回路7に対して同一
または個別に任意に設定することができる。
The CPU section 8 notifies the header / footer removing circuit 6 and the header / footer inserting circuit 7 of the corresponding header / footer information. The header / footer information can be arbitrarily set in the header / footer removing circuit 6 and the header / footer inserting circuit 7 either individually or individually.

【0048】このように、上述した各手段を用いること
によって、DSP3に対して割込みを行うことなく、デ
ータの引き渡しと引取りとを行い、ヘッダ・フッダの処
理を外部で行うことによって、メインのデータ処理の効
率低下を防ぐことができる。本実施例はデータスイッチ
装置(交換機)等に使用することができる。
As described above, by using each of the above-mentioned means, the data is delivered and received without interrupting the DSP 3, and the processing of the header / footer is performed externally. It is possible to prevent a decrease in data processing efficiency. This embodiment can be used for a data switch device (switch).

【0049】[0049]

【発明の効果】以上説明したように本発明は、ディジタ
ル信号処理専用のマイクロプロセッサを使用してデータ
処理を行うデータ処理回路において、入力されるデータ
を一時保持する第1の保持手段をディジタル信号処理専
用のマイクロプロセッサの前段に設け、処理されたデー
タを一時保持する第2の保持手段をディジタル信号処理
専用のマイクロプロセッサの後段に設け、ディジタル信
号処理専用のマイクロプロセッサが第1及び第2の保持
手段の保持状況を確認してデータの引き渡し及び引取り
を行うことによって、ディジタル信号処理専用のマイク
ロプロセッサ内部でのメインのデータ処理の効率低下を
防ぐことができるという効果が得られる。
As described above, according to the present invention, the first holding means for temporarily holding the input data is the digital signal in the data processing circuit for performing the data processing using the microprocessor dedicated to the digital signal processing. A second holding means is provided in the front stage of the microprocessor dedicated to the processing, and second holding means for temporarily holding the processed data is provided in the rear stage of the microprocessor dedicated to the digital signal processing. By confirming the holding state of the holding means and handing over and receiving the data, it is possible to prevent the efficiency of the main data processing in the microprocessor dedicated for digital signal processing from being lowered.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例によるデータ処理回路の構成
を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a data processing circuit according to an embodiment of the present invention.

【図2】本発明の他の実施例によるデータ処理回路の構
成を示すブロック図である。
FIG. 2 is a block diagram showing a configuration of a data processing circuit according to another embodiment of the present invention.

【図3】(a)〜(d)は本発明の他の実施例によるデ
ータ処理回路におけるデータの流れを示す図である。
3A to 3D are diagrams showing a data flow in a data processing circuit according to another embodiment of the present invention.

【図4】本発明の別の実施例によるデータ処理装置の構
成を示すブロック図である。
FIG. 4 is a block diagram showing a configuration of a data processing device according to another embodiment of the present invention.

【図5】図4のデータ処理回路の構成を示すブロック図
である。
5 is a block diagram showing a configuration of a data processing circuit of FIG.

【符号の説明】[Explanation of symbols]

1 データ入力回路 2 入力側FIFO 3 DSP 4 出力側FIFO 5 データ出力回路 6 ヘッダ・フッダ除去回路 7 ヘッダ・フッダ挿入回路 8 CPU部 11 データ分岐回路 12−1〜12−N データ処理回路 13 入出力制御CPU 14 データ多重回路 1 Data input circuit 2 Input side FIFO 3 DSP 4 Output side FIFO 5 Data output circuit 6 Header and footer removal circuit 7 Header and footer insertion circuit 8 CPU section 11 Data branch circuit 12-1 to 12-N data processing circuit 13 Input / output control CPU 14 Data multiplexing circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 ディジタル信号処理専用のマイクロプロ
セッサを使用してデータ処理を行うデータ処理回路であ
って、 前記ディジタル信号処理専用のマイクロプロセッサの前
段に設けられかつ入力されるデータを一時保持する第1
の保持手段と、前記ディジタル信号処理専用のマイクロ
プロセッサの後段に設けられかつ処理されたデータを一
時保持する第2の保持手段とを有し、 前記ディジタル信号処理専用のマイクロプロセッサが前
記第1及び第2の保持手段の保持状況を確認して前記デ
ータの引き渡し及び引取りを行うようにしたことを特徴
とするデータ処理回路。
1. A data processing circuit for performing data processing using a microprocessor dedicated to digital signal processing, the data processing circuit being provided in front of the microprocessor dedicated to digital signal processing and temporarily holding input data. 1
Holding means and second holding means, which is provided at a stage subsequent to the microprocessor dedicated to digital signal processing and temporarily holds processed data, wherein the microprocessor dedicated to digital signal processing is the first and the second. A data processing circuit, characterized in that the holding state of the second holding means is confirmed and the data is passed and received.
【請求項2】 前記ディジタル信号処理専用のマイクロ
プロセッサで処理される前のデータからヘッダ・フッダ
を除去する除去手段と、前記ディジタル信号処理専用の
マイクロプロセッサで処理されたデータにヘッダ・フッ
ダを挿入する挿入手段とを含むことを特徴とする請求項
1記載のデータ処理回路。
2. A removing means for removing a header / footer from data before being processed by the microprocessor dedicated to digital signal processing, and a header / footer inserted into the data processed by the microprocessor dedicated to digital signal processing. The data processing circuit according to claim 1, further comprising:
【請求項3】 前記除去手段及び前記挿入手段各々にヘ
ッダ・フッダ情報を送出する手段を含み、前記除去手段
及び前記挿入手段各々に対して同一のヘッダ・フッダ情
報及び個別のヘッダ・フッダ情報のいずれかを任意に設
定するようにしたことを特徴とする請求項2記載のデー
タ処理回路。
3. The removing means and the inserting means each include means for sending header / footer information, and the same header / footer information and individual header / footer information for each of the removing means and the inserting means are included. 3. The data processing circuit according to claim 2, wherein any one of them is set arbitrarily.
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