JPH0567429A - 電子放出素子 - Google Patents
電子放出素子Info
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- JPH0567429A JPH0567429A JP22708191A JP22708191A JPH0567429A JP H0567429 A JPH0567429 A JP H0567429A JP 22708191 A JP22708191 A JP 22708191A JP 22708191 A JP22708191 A JP 22708191A JP H0567429 A JPH0567429 A JP H0567429A
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- Japan
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- electron
- type semiconductor
- emitting device
- semiconductor layer
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- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Cold Cathode And The Manufacture (AREA)
- Electron Sources, Ion Sources (AREA)
- Electrodes For Cathode-Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 電子放出素子におけるｐｎ接合の周囲に発生
するリークを防ぐために設けられるガードリングを不要
とする電子放出素子を提供する。 【構成】 不純物濃度３×１０16／ｃｍ3 のｐ型半導体
層１０２の上部の３００ｎｍの深さに不純物濃度５×１
０17／ｃｍ3 以上の第１の領域としてｐ型半導体領域１
０５を形成し、ｐ型半導体層１０２の上部の３０ｍｍの
深さに、ｐ型半導体領域１０５を含むさらに広い範囲に
高濃度のｎ型半導体層１０４を形成することにより、第
１の領域の外側に第２の領域が形成され、第２の領域に
は第１の領域を取り囲むように厚い空乏層が形成され、
この空乏層が、ガードリングと同等の作用を示す。
するリークを防ぐために設けられるガードリングを不要
とする電子放出素子を提供する。 【構成】 不純物濃度３×１０16／ｃｍ3 のｐ型半導体
層１０２の上部の３００ｎｍの深さに不純物濃度５×１
０17／ｃｍ3 以上の第１の領域としてｐ型半導体領域１
０５を形成し、ｐ型半導体層１０２の上部の３０ｍｍの
深さに、ｐ型半導体領域１０５を含むさらに広い範囲に
高濃度のｎ型半導体層１０４を形成することにより、第
１の領域の外側に第２の領域が形成され、第２の領域に
は第１の領域を取り囲むように厚い空乏層が形成され、
この空乏層が、ガードリングと同等の作用を示す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の表面上に
基板に平行に形成されたｎ型半導体層を有し、該ｎ型半
導体層の下にｐｎ接合が形成されている電子放出素子に
関する。
基板に平行に形成されたｎ型半導体層を有し、該ｎ型半
導体層の下にｐｎ接合が形成されている電子放出素子に
関する。
【０００２】
【従来の技術】従来、この種の電子放出素子は電子なだ
れ増幅（以下、アバランシェ増幅と称す）を起こさせ、
ホット化した電子を外部に放出させるもので、米国特許
第４２５９６７８号および米国特許第４３０３９３０号
に記載されているように、ｐ型半導体層とｎ型半導体層
とを接合してダイオード構造とし、このダイオードの両
端に逆バイアスをかけてアバランシェ増幅を発生させて
電子をホット化し、セシウム等を付着させたｎ型半導体
層表面より電子が放出されるように構成されていた。
れ増幅（以下、アバランシェ増幅と称す）を起こさせ、
ホット化した電子を外部に放出させるもので、米国特許
第４２５９６７８号および米国特許第４３０３９３０号
に記載されているように、ｐ型半導体層とｎ型半導体層
とを接合してダイオード構造とし、このダイオードの両
端に逆バイアスをかけてアバランシェ増幅を発生させて
電子をホット化し、セシウム等を付着させたｎ型半導体
層表面より電子が放出されるように構成されていた。
【０００３】
【発明が解決しようとする課題】上述した従来の電子放
出素子は、ｐｎ接合の周囲にリークが発生するので、こ
のリークを防ぐためにｐｎ接合によるガードリング構造
を有している。ところが、このガードリングのもつ容量
が素子部の容量に比較して大きく、このため、電子放出
素子の直接変調の周波数の上限が低くなって、この素子
のアプリケーションの範囲が狭く限定され、また、ガー
ドリング構造を形成するために多くの素子面積を必要と
するので素子の微細化、集積化が困難であり、さらに、
高濃度のｎ型半導体領域のガードリング形成のためには
不純物を高濃度で深い位置に注入する必要があり、その
ために、長時間のイオン注入や拡散を必要とし、プロセ
スコストが高くなるという欠点がある。
出素子は、ｐｎ接合の周囲にリークが発生するので、こ
のリークを防ぐためにｐｎ接合によるガードリング構造
を有している。ところが、このガードリングのもつ容量
が素子部の容量に比較して大きく、このため、電子放出
素子の直接変調の周波数の上限が低くなって、この素子
のアプリケーションの範囲が狭く限定され、また、ガー
ドリング構造を形成するために多くの素子面積を必要と
するので素子の微細化、集積化が困難であり、さらに、
高濃度のｎ型半導体領域のガードリング形成のためには
不純物を高濃度で深い位置に注入する必要があり、その
ために、長時間のイオン注入や拡散を必要とし、プロセ
スコストが高くなるという欠点がある。
【０００４】本発明の目的は、ガードリングの形成を不
要として直接変調の周波数範囲が広くスイッチング特性
に優れ、微細化が容易で、かつ、安価に製造することが
できる電子放出素子を提供することである。
要として直接変調の周波数範囲が広くスイッチング特性
に優れ、微細化が容易で、かつ、安価に製造することが
できる電子放出素子を提供することである。
【０００５】
【課題を解決するための手段】本発明の電子放出素子
は、半導体基板の表面上に、該基板に平行に形成された
ｎ型半導体層を有し、該ｎ型半導体層の下にｐｎ接合が
形成されている電子放出素子において、少なくとも一つ
のｐ型半導体からなる第１の領域と第１の領域より不純
物の濃度の小さい少なくとも一つのｐ型半導体層からな
る第２の領域がそれぞれｐｎ接合を形成し、かつ、第１
の領域の周囲に接して第２の領域が構成されている。さ
らに、下記特徴の少なくとも一つを有するものも含まれ
ていてもよい。
は、半導体基板の表面上に、該基板に平行に形成された
ｎ型半導体層を有し、該ｎ型半導体層の下にｐｎ接合が
形成されている電子放出素子において、少なくとも一つ
のｐ型半導体からなる第１の領域と第１の領域より不純
物の濃度の小さい少なくとも一つのｐ型半導体層からな
る第２の領域がそれぞれｐｎ接合を形成し、かつ、第１
の領域の周囲に接して第２の領域が構成されている。さ
らに、下記特徴の少なくとも一つを有するものも含まれ
ていてもよい。
【０００６】（１）前記第１の領域の不純物の濃度が第
２の領域の不純物の濃度の２倍以上である。
２の領域の不純物の濃度の２倍以上である。
【０００７】（２）前記第１の領域の不純物の濃度が５
×１０17／ｃｍ3 以上で第２の領域の不純物の濃度が
２．５×１０17／ｃｍ3 以下である。
×１０17／ｃｍ3 以上で第２の領域の不純物の濃度が
２．５×１０17／ｃｍ3 以下である。
【０００８】（３）ｎ型半導体層の厚さが５０ｎｍ以下
である。
である。
【０００９】（４）ｎ型半導体層の表面に仕事関数の小
さい材料が吸着あるいは蒸着されている。
さい材料が吸着あるいは蒸着されている。
【００１０】（５）仕事関数の小さい材料がＣｓ，Ｂａ
を含む１Ａ，２Ａ族の金属、Ｙを含む３Ａ族の金属、Ｌ
ａを含むランタノイド系の金属のいずれかである。
を含む１Ａ，２Ａ族の金属、Ｙを含む３Ａ族の金属、Ｌ
ａを含むランタノイド系の金属のいずれかである。
【００１１】（６）ｎ型半導体層と、前記第１の領域
と、前記第２の領域のイオン注入法で形成されたもので
ある。
と、前記第２の領域のイオン注入法で形成されたもので
ある。
【００１２】（７）同一半導体基板上に複数個形成され
たものである。
たものである。
【００１３】
【作用】第１の領域の周囲に第２の領域が接して構成さ
れ、かつ、第２の領域の周囲に酸化膜領域が接して構成
されているので、第１の領域の空乏層が第２の領域に形
成される空乏層より薄く形成され、かつ第２の領域に形
成される空乏層が第１の領域を取り囲むように形成され
る。このため、接合の周囲には比較的高い降伏電圧を有
する極めて厚い空乏層が形成され、その中に比較的低い
電圧をもつ薄い空乏層が形成され、第２の領域の空乏層
がガードリングと同等の働きを示すため、ｐｎ接合によ
るガードリングの形成が不要になる。
れ、かつ、第２の領域の周囲に酸化膜領域が接して構成
されているので、第１の領域の空乏層が第２の領域に形
成される空乏層より薄く形成され、かつ第２の領域に形
成される空乏層が第１の領域を取り囲むように形成され
る。このため、接合の周囲には比較的高い降伏電圧を有
する極めて厚い空乏層が形成され、その中に比較的低い
電圧をもつ薄い空乏層が形成され、第２の領域の空乏層
がガードリングと同等の働きを示すため、ｐｎ接合によ
るガードリングの形成が不要になる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の電子放出素子の第１の実施
例の構成を示す部分断面図、図２はその平面図である。
例の構成を示す部分断面図、図２はその平面図である。
【００１６】この電子放出素子は、Ｓｉ（１００）が使
用されたｐ型半導体基板１０１上に３×１０16／ｃｍ3
の不純物濃度をもつｐ型半導体層１０２がＣＶＤ法によ
りエピタキシャル成長されている。次に、ｐ型半導体層
１０２の表面近くに高濃度のｐ型半導体領域１０５が、
フォーカスイオンビーム（以下、ＦＩＢと記す）による
イオン注入でＢイオンを深さ約３００ｎｍに不純物濃度
５×１０17〜２０×１０17／ｃｍ3 となるようにアニー
ルを行って形成されている。また、高濃度のｎ型半導体
層１０４が、フォーカスしていない一般のイオン注入装
置により、適当なレジストをマスクとして用いてＡｓイ
オンをｐ型半導体層１０２の表面に深さ３０ｎｍまで１
×１０19〜１×１０21／ｃｍ3の濃度になるように注入
されアニールして形成されている。さらに酸化層１０３
が、スパッタリング法によりｐ型半導体層１０２の表面
上に形成し、フッ酸系のエッチング液で適当な形状にパ
ターニングされている。
用されたｐ型半導体基板１０１上に３×１０16／ｃｍ3
の不純物濃度をもつｐ型半導体層１０２がＣＶＤ法によ
りエピタキシャル成長されている。次に、ｐ型半導体層
１０２の表面近くに高濃度のｐ型半導体領域１０５が、
フォーカスイオンビーム（以下、ＦＩＢと記す）による
イオン注入でＢイオンを深さ約３００ｎｍに不純物濃度
５×１０17〜２０×１０17／ｃｍ3 となるようにアニー
ルを行って形成されている。また、高濃度のｎ型半導体
層１０４が、フォーカスしていない一般のイオン注入装
置により、適当なレジストをマスクとして用いてＡｓイ
オンをｐ型半導体層１０２の表面に深さ３０ｎｍまで１
×１０19〜１×１０21／ｃｍ3の濃度になるように注入
されアニールして形成されている。さらに酸化層１０３
が、スパッタリング法によりｐ型半導体層１０２の表面
上に形成し、フッ酸系のエッチング液で適当な形状にパ
ターニングされている。
【００１７】また、ｐ型半導体基板１０１の裏面にＡｕ
−Ｉｎを抵抗加熱を用いて蒸着し、適当な温度でアニー
ルを行なうことによりオーミック電極１０８が形成さ
れ、さらに、ＡｌをＥＢ蒸着法で蒸着し、電極形状にパ
ターニングを行なって、オーミック電極１０７が形成さ
れている。
−Ｉｎを抵抗加熱を用いて蒸着し、適当な温度でアニー
ルを行なうことによりオーミック電極１０８が形成さ
れ、さらに、ＡｌをＥＢ蒸着法で蒸着し、電極形状にパ
ターニングを行なって、オーミック電極１０７が形成さ
れている。
【００１８】次に、本実施例の動作について説明する。
【００１９】このように制作された電子放出素子におい
て、電源１０９により、ｐ型半導体基板１０１とｎ型半
導体層１０４との間に逆バイアスをかけると、高濃度の
ｐ型半導体領域１０５とｎ型半導体層１０４との接合部
に形成される空乏層の中でアバランシェ増幅が発生し、
生成されたホットエレクトロンは極めて薄く形成された
ｎ型半導体層１０４を通り抜けて真空領域にしみだし、
外部に設けられた引き出し電極等の電界によって素子外
部に取り出される。
て、電源１０９により、ｐ型半導体基板１０１とｎ型半
導体層１０４との間に逆バイアスをかけると、高濃度の
ｐ型半導体領域１０５とｎ型半導体層１０４との接合部
に形成される空乏層の中でアバランシェ増幅が発生し、
生成されたホットエレクトロンは極めて薄く形成された
ｎ型半導体層１０４を通り抜けて真空領域にしみだし、
外部に設けられた引き出し電極等の電界によって素子外
部に取り出される。
【００２０】本実施例の電子放出素子は、ｐ型半導体層
１０２の濃度をｐ型半導体領域１０５の濃度よりも低く
し、さらにｐ型半導体層１０２がｐ型半導体領域１０５
を取り囲むように形成することで、空乏層１０６を形成
し、接合のエッジ部で不均一なブレークダウンを防止し
て、極めて均一かつ微小な電子放出領域を形成すること
ができる。
１０２の濃度をｐ型半導体領域１０５の濃度よりも低く
し、さらにｐ型半導体層１０２がｐ型半導体領域１０５
を取り囲むように形成することで、空乏層１０６を形成
し、接合のエッジ部で不均一なブレークダウンを防止し
て、極めて均一かつ微小な電子放出領域を形成すること
ができる。
【００２１】また、この方法により従来必要であったｐ
ｎ接合によるガードリングを不要として取り除いたた
め、素子の接合容量を低減し、良好なスイッチング特性
を得ることができた。
ｎ接合によるガードリングを不要として取り除いたた
め、素子の接合容量を低減し、良好なスイッチング特性
を得ることができた。
【００２２】また、ｎ型半導体層１０４の表面にＢａ，
Ｃｓ等のアルカリ金属を付着させるか、あるいは、Ｙ，
Ｌａ，等の仕事関数の低い材料を付着あるいは蒸着する
ことで表面の仕事関数を下げて電子をより多く取り出す
ことも可能である。
Ｃｓ等のアルカリ金属を付着させるか、あるいは、Ｙ，
Ｌａ，等の仕事関数の低い材料を付着あるいは蒸着する
ことで表面の仕事関数を下げて電子をより多く取り出す
ことも可能である。
【００２３】また、本実施例では示さなかったが、放出
された電子を引き出すための電極を素子の上部に絶縁層
を介して形成してもよい。
された電子を引き出すための電極を素子の上部に絶縁層
を介して形成してもよい。
【００２４】図３は本発明の電子放出素子の第２の実施
例の構成を示す部分断面図である。
例の構成を示す部分断面図である。
【００２５】以下、第２の実施例について、図３を用い
て説明する。
て説明する。
【００２６】本実施例は、本発明の電子放出素子を同一
基板上に複数配列し、素子間のクロストークを防ぐよう
に構成したものである。
基板上に複数配列し、素子間のクロストークを防ぐよう
に構成したものである。
【００２７】本実施例の構成を製造プロセスにしたがっ
て説明する。
て説明する。
【００２８】（１）図３に示されるように、ＧａＡｓ
（１００）を用いた半絶縁性のｐ型半導体基板２０１上
に、深さ８００ｎｍ、３×１０18／ｃｍ3 のの不純物濃
度をもつｐ型半導体層１０１と、深さ８００ｎｍ、３×
１０16／ｃｍ3 の不純物濃度をもつｐ型半導体層１０２
をＭＢＥ法でエピタキシャル成長させて形成する。
（１００）を用いた半絶縁性のｐ型半導体基板２０１上
に、深さ８００ｎｍ、３×１０18／ｃｍ3 のの不純物濃
度をもつｐ型半導体層１０１と、深さ８００ｎｍ、３×
１０16／ｃｍ3 の不純物濃度をもつｐ型半導体層１０２
をＭＢＥ法でエピタキシャル成長させて形成する。
【００２９】（２）高濃度のｐ型半導体領域１０５を、
ＦＩＢによるイオン注入法を用い、直接マスクレスで、
Ｂｅイオンを、深さ約３００ｎｍ、不純物濃度５×１０
17〜２０×１０17／ｃｍ3 となるように注入し、アニー
ルを行なって形成する。
ＦＩＢによるイオン注入法を用い、直接マスクレスで、
Ｂｅイオンを、深さ約３００ｎｍ、不純物濃度５×１０
17〜２０×１０17／ｃｍ3 となるように注入し、アニー
ルを行なって形成する。
【００３０】（３）高濃度のｐ型半導体領域２０３を、
ＦＩＢによるイオン注入法を用いて、直接マスクレス
で、Ｂｅイオンを、深さ１μｍ、不純物濃度が５×１０
18〜２０×１０18／ｃｍ3 となるように注入し、アニー
ルを行なって形成する。
ＦＩＢによるイオン注入法を用いて、直接マスクレス
で、Ｂｅイオンを、深さ１μｍ、不純物濃度が５×１０
18〜２０×１０18／ｃｍ3 となるように注入し、アニー
ルを行なって形成する。
【００３１】（４）高濃度のｎ型領域１０４をフォーカ
スしていない一般のイオン注入装置を用いて、適当なレ
ジストをマスクとして用い、Ｓｉイオンを深さ３０ｎ
ｍ、１×１０18〜１×１０20／ｃｍ3 の濃度になるよう
に注入を行ない、アニールを行なって形成する。
スしていない一般のイオン注入装置を用いて、適当なレ
ジストをマスクとして用い、Ｓｉイオンを深さ３０ｎ
ｍ、１×１０18〜１×１０20／ｃｍ3 の濃度になるよう
に注入を行ない、アニールを行なって形成する。
【００３２】（５）酸化膜をスパッタイング法により形
成し、フッ酸系エッチング液で適当な形状にパターニン
グを行ない、素子分離領域の絶縁層１０３を形成する。
成し、フッ酸系エッチング液で適当な形状にパターニン
グを行ない、素子分離領域の絶縁層１０３を形成する。
【００３３】（６）ｐ型半導体基板の表面にＡｕ−Ｃｒ
を抵抗加熱を用いて蒸着し、適当な温度でアニールを行
ないオーミック電極２０４を形成する。
を抵抗加熱を用いて蒸着し、適当な温度でアニールを行
ないオーミック電極２０４を形成する。
【００３４】（７）プロトンを適当なマスクを用いて注
入し、極めて比抵抗の大きなノンドーブ領域２０２を形
成し素子分離を行なう。
入し、極めて比抵抗の大きなノンドーブ領域２０２を形
成し素子分離を行なう。
【００３５】（８）Ａｕ−Ｇｅを抵抗加熱法で蒸着し、
電極形状にパターニングを行ない、適当にアニールを行
ないオーミック電極１０７を形成する。
電極形状にパターニングを行ない、適当にアニールを行
ないオーミック電極１０７を形成する。
【００３６】このように作成された電子放出素子に対
し、ｐ型半導体のオーミック電極２０４とｎ型半導体の
オーミック電極１０７との間に逆バイアスをかけること
により、電子放出素子をそれぞれ独立して制御すること
ができる。
し、ｐ型半導体のオーミック電極２０４とｎ型半導体の
オーミック電極１０７との間に逆バイアスをかけること
により、電子放出素子をそれぞれ独立して制御すること
ができる。
【００３７】次に本発明の電子放出素子の応用例につい
て説明する。
て説明する。
【００３８】図４は従来のＣＲＴの概略的断面図、図５
は本発明の電子放出素子をＣＲＴディスプレイに利用し
た場合の応用例を示している。
は本発明の電子放出素子をＣＲＴディスプレイに利用し
た場合の応用例を示している。
【００３９】従来のＣＲＴは、ガラス製チューブ４０１
と電子偏向手段としての偏向コイル４０２と、蛍光面４
０３と、熱電子源用のフィラメント４０５からなってい
る。図５に示すＣＲＴは図４と同様な位置に電子のクロ
スオーバーポイント４０４をもつようにレンズ電極５０
２を形成し、本発明による電子放出素子５０１を使用す
ることで長寿命、安定なＣＲＴを構成することができ
た。
と電子偏向手段としての偏向コイル４０２と、蛍光面４
０３と、熱電子源用のフィラメント４０５からなってい
る。図５に示すＣＲＴは図４と同様な位置に電子のクロ
スオーバーポイント４０４をもつようにレンズ電極５０
２を形成し、本発明による電子放出素子５０１を使用す
ることで長寿命、安定なＣＲＴを構成することができ
た。
【００４０】図６は本発明による電子放出素子を同一基
板上に多数配設した場合の第１の応用例を示すフラット
ディスプレイの分解図である。本応用例は、本発明によ
る電子放出素子をマトリクス状に配置した基板をフラッ
トディスプレイ用の電子源として利用したものである。
板上に多数配設した場合の第１の応用例を示すフラット
ディスプレイの分解図である。本応用例は、本発明によ
る電子放出素子をマトリクス状に配置した基板をフラッ
トディスプレイ用の電子源として利用したものである。
【００４１】このフラットディスプレイは本発明による
電子放出素子５０１を多数配置した半導体基板６０１
と、ＸＹアドレスとしてのＸ方向制御グリッド基板６０
２と、Ｙ方向制御グリッド基板６０３と、Ｘ方向制御グ
リッド６０２Ｘと、Ｙ方向制御グリッド６０３Ｙと、加
速グリッド６０４と、メタルバック６０５、蛍光体６０
６、透明ガラスパネル６０７を含む結像部とからなる。
いま、映像信号発生器６１３から映像信号６１０の信号
分解装置に入力されて表示すべき点（ドット）をＸ方
向、Ｙ方向に分離してＸ方向のアドレスがアドレスデコ
ーダー６０９に入り、Ｙ方向のアドレスがアドレスデコ
ーダー６０８に入ると、表示すべき点のＸ，Ｙ方向の両
グリッドが電位的に電子放出素子の電子を引き出す方向
に転換し、表示すべき点の電子が基板６０２，６０３を
通り抜けて基板６０４へ到達する。基板６０４には高電
圧６１１かけられており、電子は大きなエネルギーをも
らって蛍光体６０６を明るく光らせ、輝点６１２を得る
ことができる。以上のように極めて簡単な構成で従来の
ＣＲＴに代わる超薄型ディスプレイを構築することがで
きる。また、Ｘ，Ｙアドレスの方法はこの方式に限定さ
れることはなく、直接電子放出素子をアドレスし、変調
する方式を用いてもよい。
電子放出素子５０１を多数配置した半導体基板６０１
と、ＸＹアドレスとしてのＸ方向制御グリッド基板６０
２と、Ｙ方向制御グリッド基板６０３と、Ｘ方向制御グ
リッド６０２Ｘと、Ｙ方向制御グリッド６０３Ｙと、加
速グリッド６０４と、メタルバック６０５、蛍光体６０
６、透明ガラスパネル６０７を含む結像部とからなる。
いま、映像信号発生器６１３から映像信号６１０の信号
分解装置に入力されて表示すべき点（ドット）をＸ方
向、Ｙ方向に分離してＸ方向のアドレスがアドレスデコ
ーダー６０９に入り、Ｙ方向のアドレスがアドレスデコ
ーダー６０８に入ると、表示すべき点のＸ，Ｙ方向の両
グリッドが電位的に電子放出素子の電子を引き出す方向
に転換し、表示すべき点の電子が基板６０２，６０３を
通り抜けて基板６０４へ到達する。基板６０４には高電
圧６１１かけられており、電子は大きなエネルギーをも
らって蛍光体６０６を明るく光らせ、輝点６１２を得る
ことができる。以上のように極めて簡単な構成で従来の
ＣＲＴに代わる超薄型ディスプレイを構築することがで
きる。また、Ｘ，Ｙアドレスの方法はこの方式に限定さ
れることはなく、直接電子放出素子をアドレスし、変調
する方式を用いてもよい。
【００４２】図７は本発明の電子放出素子を同一基板上
に複数配設した場合の第２の応用例の電子線描画システ
ムの部分斜視図である。
に複数配設した場合の第２の応用例の電子線描画システ
ムの部分斜視図である。
【００４３】この電子線描画システムは、本発明による
電子放出素子５０１がマトリクス状に配置され電子放出
素子基板７０１と、半導体基板７０２と、電子線描画レ
ジスト７０３と、収束レンズ７０４，７０５からなる。
描画のＯＮ／ＯＦＦ制御は描画データから解析されて電
子放出素子５０１へのバイアスが制御される。描画すべ
きデータが伝えられた場合は、電子放出素子５０１が電
子を放出する電位にバイアスされて電子を放出し、引き
出し電極（不図示）にて引き出され、レンズ電極（不図
示）にて基板上に収束させて電子ビームレジスト７０３
を感光させる。
電子放出素子５０１がマトリクス状に配置され電子放出
素子基板７０１と、半導体基板７０２と、電子線描画レ
ジスト７０３と、収束レンズ７０４，７０５からなる。
描画のＯＮ／ＯＦＦ制御は描画データから解析されて電
子放出素子５０１へのバイアスが制御される。描画すべ
きデータが伝えられた場合は、電子放出素子５０１が電
子を放出する電位にバイアスされて電子を放出し、引き
出し電極（不図示）にて引き出され、レンズ電極（不図
示）にて基板上に収束させて電子ビームレジスト７０３
を感光させる。
【００４４】上記構成において、本発明による電子放出
素子を多数配置した基板を用いて電子線描画システムを
構築することで、極めて高精度、小型、高速な描画シス
テムを作ることができる。
素子を多数配置した基板を用いて電子線描画システムを
構築することで、極めて高精度、小型、高速な描画シス
テムを作ることができる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
半導体基板の表面上に、ｎ型半導体層が存在し、前記ｎ
型半導体層の下部に、ｐｎ接合が形成されている電子放
出素子において、少なくとも一つのｐ型半導体からなる
第１の領域と第１の領域より不純物の濃度の小さい少な
くとも一つのｐ型半導体層からなる第２の領域がそれぞ
れｐｎ接合を形成し、かつ、第１の領域の周囲に接して
第２の領域が構成されていることにより、第１の領域の
空乏層が第２の領域に形成される空乏層よりも薄く形成
され、かつ第２の領域に形成される空乏層が第１の領域
を取り囲むように形成される。このため接合の周囲には
比較的高い降伏電圧をもつ極めて厚い酸化膜による絶縁
領域と、同様に高い降伏電圧をもつ厚い空乏層が存在
し、その中に比較的低い降伏電圧をもつ薄い空乏層が形
成され、半絶縁性領域と第２の領域の空乏層がガードリ
ングと同等な働きを示すことにより、次に示す効果があ
る。
半導体基板の表面上に、ｎ型半導体層が存在し、前記ｎ
型半導体層の下部に、ｐｎ接合が形成されている電子放
出素子において、少なくとも一つのｐ型半導体からなる
第１の領域と第１の領域より不純物の濃度の小さい少な
くとも一つのｐ型半導体層からなる第２の領域がそれぞ
れｐｎ接合を形成し、かつ、第１の領域の周囲に接して
第２の領域が構成されていることにより、第１の領域の
空乏層が第２の領域に形成される空乏層よりも薄く形成
され、かつ第２の領域に形成される空乏層が第１の領域
を取り囲むように形成される。このため接合の周囲には
比較的高い降伏電圧をもつ極めて厚い酸化膜による絶縁
領域と、同様に高い降伏電圧をもつ厚い空乏層が存在
し、その中に比較的低い降伏電圧をもつ薄い空乏層が形
成され、半絶縁性領域と第２の領域の空乏層がガードリ
ングと同等な働きを示すことにより、次に示す効果があ
る。
【００４６】（１）ｐｎ接合によるガードリングの形成
が不要になる。
が不要になる。
【００４７】（２）製造プロセスを簡略化できるだけで
なく、スイッチング速度の高速化、変調周波数の向上を
実現することが可能となる。
なく、スイッチング速度の高速化、変調周波数の向上を
実現することが可能となる。
【００４８】（３）ガードリング形成に必要な面積が不
要となって、より一層の小型化が可能となる。
要となって、より一層の小型化が可能となる。
【００４９】（４）高濃度のｐ型半導体領域を設けるこ
とができ、接合部での均一なアバランシェ増幅を生ぜし
めるることが可能となり、均一性がよく、微小スポット
の電子ビームを得ることが可能となる。
とができ、接合部での均一なアバランシェ増幅を生ぜし
めるることが可能となり、均一性がよく、微小スポット
の電子ビームを得ることが可能となる。
【００５０】（５）電子放出素子の構成を極めて単純な
のもとし、かつ微細化し、接合部の容量を低減すること
が可能となる。
のもとし、かつ微細化し、接合部の容量を低減すること
が可能となる。
【図面の簡単な説明】
【図１】本発明の電子放出素子の第１の実施例の構成を
示す部分断面図である。
示す部分断面図である。
【図２】図１に示す実施例の平面図である。
【図３】本発明の電子放出素子の第２の実施例の構成を
示す部分断面図である。
示す部分断面図である。
【図４】従来のＣＲＴを示す概略的断面図である。
【図５】本発明の電子放出素子をＣＲＴディスプレイに
利用した場合の応用例を示す断面図である。
利用した場合の応用例を示す断面図である。
【図６】本発明の電子放出素子を同一基板上に多数配設
した場合の第１の応用例を示すフラットディスプレイの
分解図である。
した場合の第１の応用例を示すフラットディスプレイの
分解図である。
【図７】本発明の電子放出素子を同一基板上に複数配設
した場合の第２の応用例を示す電子線描画システムの部
分斜視図である。
した場合の第２の応用例を示す電子線描画システムの部
分斜視図である。
１０１ ｐ型半導体基板 １０１’，１０２ ｐ型半導体層 １０５，２０３ ｐ型半導体領域 １０３ 絶縁層 １０４ ｎ型半導体層 １０６ 空乏層 １０７ ｎ型オーミック電極 １０８，２０４ ｐ型オーミック電極 １０９ バイアス電源 ２０１ 半導体基板 ２０２，２０５ ノンドープ領域 ４０１ ガラス製チューブ ４０２ 偏向コイル ４０３ 蛍光面 ４０４ クロスオーバーポイント ４０５ 熱電子放出素子 ５０１ 電子放出素子 ５０２ レンズ電極 ６０１ 半導体基板 ６０２ Ｘ方向制御グリッド基板 ６０２Ｘ Ｘ方向制御グリッド ６０３ Ｙ方向制御グリッド基板 ６０３Ｙ Ｙ方向制御グリッド ６０４ 加速グリッド ６０５ メタルバック ６０６ 蛍光体 ６０７ 透明ガラスパネル ６０８，６０９ アドレスレコーダー ６１０ 信号分解装置 ６１１ 電源 ６１２ 輝点 ６１３ 映像信号発生器 ７０１ 電子放出素子基板 ７０２ 半導体基板 ７０３ 電子線描画レジスト ７０４，７０５ 収束レンズ
Claims (8)
- 【請求項１】 半導体基板の表面上に、該基板に平行に
形成されたｎ型半導体層を有し、該ｎ型半導体層の下に
ｐｎ接合が形成されている電子放出素子において、 少なくとも一つのｐ型半導体からなる第１の領域と第１
の領域より不純物の濃度の小さい少なくとも一つのｐ型
半導体層からなる第２の領域が前記ｎ型半導体層との間
にそれぞれｐｎ接合を形成し、かつ、第１の領域の周囲
に接して第２の領域が構成されていることを特徴とする
電子放出素子。 - 【請求項２】 第１の領域の不純物の濃度が第２の領域
の不純物の濃度の２倍以上である請求項１記載の電子放
出素子。 - 【請求項３】 第１の領域の不純物の濃度が５×１０17
／ｃｍ3 以上であり、第２の領域の不純物の濃度が２．
５×１０17／ｃｍ3 以下である請求項２記載の電子放出
素子。 - 【請求項４】 ｎ型半導体層の厚さが５０ｎｍ以下であ
る請求項１乃至３のいずれか一項に記載の電子放出素
子。 - 【請求項５】 ｎ型半導体層の表面に仕事関数の小さい
材料が吸着あるいは蒸着されている請求項１乃至４のい
ずれか一項に記載の電子放出素子。 - 【請求項６】 仕事関数の小さい材料がＣｓ，Ｂａを含
む１Ａ，２Ａ族の金属、Ｙを含む３Ａ族の金属、Ｌａを
含むランタノイド系の金属のいずれかである請求項５記
載の電子放出素子。 - 【請求項７】 ｎ型半導体層と、第１の領域と、第２の
領域のイオン注入法で形成された請求項１乃至６のいず
れか一項に記載の電子放出素子。 - 【請求項８】 同一半導体基板上に複数個形成された請
求項１乃至７のいずれか一項に記載の電子放出素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22708191A JPH0567429A (ja) | 1991-09-06 | 1991-09-06 | 電子放出素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22708191A JPH0567429A (ja) | 1991-09-06 | 1991-09-06 | 電子放出素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567429A true JPH0567429A (ja) | 1993-03-19 |
Family
ID=16855215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22708191A Pending JPH0567429A (ja) | 1991-09-06 | 1991-09-06 | 電子放出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567429A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100730165B1 (ko) * | 2005-11-21 | 2007-06-19 | 삼성에스디아이 주식회사 | 발광 소자 및 이를 이용한 평판 디스플레이 장치 |
| WO2024007758A1 (zh) * | 2022-07-06 | 2024-01-11 | 华为技术有限公司 | 电子源、控制方法、芯片检测设备及芯片制造设备 |
-
1991
- 1991-09-06 JP JP22708191A patent/JPH0567429A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100730165B1 (ko) * | 2005-11-21 | 2007-06-19 | 삼성에스디아이 주식회사 | 발광 소자 및 이를 이용한 평판 디스플레이 장치 |
| WO2024007758A1 (zh) * | 2022-07-06 | 2024-01-11 | 华为技术有限公司 | 电子源、控制方法、芯片检测设备及芯片制造设备 |
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