JPH0567178A - Automatic wiring processing method - Google Patents
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- JPH0567178A JPH0567178A JP4013008A JP1300892A JPH0567178A JP H0567178 A JPH0567178 A JP H0567178A JP 4013008 A JP4013008 A JP 4013008A JP 1300892 A JP1300892 A JP 1300892A JP H0567178 A JPH0567178 A JP H0567178A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＬＳＩやプリント配線板
の自動配線処理における自動配線処理方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic wiring processing method in automatic wiring processing of LSIs and printed wiring boards.
【０００２】[0002]
【従来の技術】従来、この種の自動配線処理方法は「設
計自動化４６−５，“ゲート敷き詰め型ゲートアレイの
自動配線” 第３３〜４０項，（株）東芝 ＵＬＳＩ研
究所，１９８９．２．２０」に開示されるものがある。
これは、配線しようとする半導体基板を一様の大きさの
領域に区切り、区切られた領域毎に配線を行い、最終的
に半導体基板全体の配線処理を完了する方法である。2. Description of the Related Art Conventionally, this kind of automatic wiring processing method is described in "Design automation 46-5," Automatic wiring of gate-layout type gate array ", items 33 to 40, Toshiba ULSI Research Laboratories, 1989.2. 20 ”.
This is a method in which a semiconductor substrate to be wired is divided into regions of uniform size, wiring is performed in each of the divided regions, and finally the wiring process for the entire semiconductor substrate is completed.
【０００３】かかる方法には、次のような特徴がある。
まず、配線処理は配線の組み合わせの最適化であること
から、半導体基板を小領域に区切って部分的に配線する
ことにより、配線処理が容易となり、その上データ量も
少なくなるため扱い易い。また、半導体基板を区切る領
域の大きさによって、全ての領域が配線し終えるまでの
処理時間が変化する。This method has the following features.
First, since the wiring process is an optimization of the combination of wiring, the wiring process is facilitated by dividing the semiconductor substrate into small regions and partially wiring, and the amount of data is small, which is easy to handle. Further, depending on the size of the region that divides the semiconductor substrate, the processing time required to finish wiring in all regions changes.
【０００４】図１６にこの特性を示す。図１６におい
て、横軸が半導体基板を区切る領域の大きさであり、縦
軸がその大きさで一様に半導体基板を区切った場合に全
ての領域を配線し終えるまでの処理時間である。図１６
に示すように、領域がある大きさの場合に処理時間が最
小となる。これは、領域が比較的小さい場合には、半導
体基板を区切るための領域数が多くなり各々の領域の配
線のためのデータ作成に要する時間がオーバーヘッドと
なり処理時間が増加する。FIG. 16 shows this characteristic. In FIG. 16, the horizontal axis represents the size of a region that divides the semiconductor substrate, and the vertical axis represents the processing time until wiring of all regions is completed when the semiconductor substrate is uniformly divided by the size. FIG.
As shown in, the processing time is minimized when the area has a certain size. This is because when the area is relatively small, the number of areas for dividing the semiconductor substrate increases, and the time required to create data for wiring in each area becomes an overhead and the processing time increases.
【０００５】また、領域が比較的大きい場合には、実際
の配線処理を行うために要する時間が増加する。このこ
とから、すべての領域が配線し終えるまでの処理時間が
最小となる大きさに半導体基板を区切るための領域を設
定すれば、高速配線が可能となる。Further, when the area is relatively large, the time required to perform the actual wiring process increases. For this reason, high-speed wiring is possible by setting the area for partitioning the semiconductor substrate to a size that minimizes the processing time until wiring is completed for all areas.
【０００６】然るに、配線処理においては処理時間が少
ないことだけでなく、配線の性能が良いことも要求され
る。配線の性能とは、異なるネット（接続要求）の交差
数や接触数（配線のショート数）または正常な配線がで
きなかったネットの本数（未配線ネット数）等で表され
る配線の失敗数や失敗の割合の少なさで示される。従っ
て、配線の失敗数や失敗の割合が少ない配線処理ほど性
能が良いとされる。この配線の性能も半導体基板を区切
るための領域の大きさにより変化する。However, in the wiring processing, not only the processing time is short but also the wiring performance is required to be good. Wiring performance is defined as the number of crossings of different nets (connection requests), the number of contacts (the number of wiring shorts), or the number of nets that could not be properly wired (the number of unwired nets), etc. And a low rate of failure. Therefore, it is considered that the performance is better as the number of wiring failures and the wiring failure rate are smaller. The performance of this wiring also changes depending on the size of the region for dividing the semiconductor substrate.
【０００７】図１７にこの特性を示す。図１７におい
て、横軸が半導体基板を区切るための領域の大きさであ
り、縦軸がその大きさで一様に半導体基板を区切った場
合に、すべての領域を配線し終えるまでに生じた配線の
ショート数である。図１７に示すように、領域が大きく
なるほど配線のショート数は減少していく。これは、配
線の領域が小さい場合は配線の経路に自由度が少ないた
め比較的に配線が失敗し易く、配線の領域が大きい場合
は配線の自由度が多くなるため比較的に配線が成功し易
いという理由による。FIG. 17 shows this characteristic. In FIG. 17, the horizontal axis represents the size of a region for partitioning the semiconductor substrate, and the vertical axis uniformly partitions the semiconductor substrate in that size, and wiring generated until the wiring of all regions is completed. Is the number of shorts. As shown in FIG. 17, the number of wiring shorts decreases as the area increases. This is because if the wiring area is small, there is little freedom in the wiring route, so it is relatively easy for the wiring to fail, and if the wiring area is large, there is more wiring freedom, so the wiring is relatively successful. Because it is easy.
【０００８】これを、図１８乃至図２１により説明す
る。図１８は配線の領域が小さい場合であり、配線すべ
きネットが２本ある。ＡおよびＢは端子を示している。
図１８中で斜線で示した部分はあらかじめ配線ができな
い部分として登録されている配線禁止領域である。This will be described with reference to FIGS. 18 to 21. FIG. 18 shows a case where the wiring area is small, and there are two nets to be wired. A and B indicate terminals.
A hatched portion in FIG. 18 is a wiring prohibited area which is registered in advance as a portion where wiring cannot be performed.
【０００９】図１８を配線した結果が図１９である。図
１９の実線が示すように１本目のネット（Ａ−Ａ）は配
線に成功し、２本目のネット（Ｂ−Ｂ）は配線に失敗し
ている。つまり、配線のショートが生じている。これに
対し、図２０は図１８の領域よりも大きく領域を取った
場合であり、配線禁止領域の周りに配線可能な余裕がで
きている。このため、図２１に示すように、配線が２本
とも成功している。The result of wiring FIG. 18 is shown in FIG. As shown by the solid line in FIG. 19, the first net (A-A) has been successfully wired, and the second net (BB) has been unsuccessfully. That is, there is a short circuit in the wiring. On the other hand, FIG. 20 shows a case where the area is larger than the area of FIG. 18, and there is a wiring allowance around the wiring prohibited area. Therefore, as shown in FIG. 21, both wirings have succeeded.
【００１０】このように、配線する領域内において、配
線禁止領域が占める割合が多かったり、配線するネット
が多数あるとその部分の配線の混雑度が増加する。つま
り、配線領域が小さいと配線の自由度が少なくなるた
め、配線が失敗し易くなり、配線領域が大きいと配線の
自由度が多くなり、混雑度が緩和される場合があるの
で、配線が成功し易くなる。As described above, if the ratio of the wiring prohibited area is large or the number of nets to be wired is large in the wiring area, the degree of congestion of the wiring in that area increases. In other words, if the wiring area is small, the degree of freedom of wiring is reduced, so that the wiring is likely to fail, and if the wiring area is large, the degree of freedom of wiring is increased, and the degree of congestion may be eased. Easier to do.
【００１１】従来の、半導体基板を一定の大きさの領域
で格子状に区切り、区切った領域毎に配線を行っていく
という方法には、次のような問題がある。The conventional method of dividing a semiconductor substrate into regions having a certain size in a grid pattern and performing wiring in each of the divided regions has the following problems.
【００１２】まず、半導体基板を小領域に区切り、区切
った領域内でのみ配線処理を行っているため、もともと
区切られた領域内の配線の混雑度が高いと配線の失敗が
多くなる。ここで云う配線の失敗とは、異なるネット
（接続要求）の交差数や接触数（配線のショート数）、
または正常な配線ができなかったネットの本数（未配線
ネット数）等で示される値である。First, since the semiconductor substrate is divided into small regions and the wiring process is performed only in the divided regions, if the congestion degree of the wiring in the originally divided regions is high, the wiring will fail frequently. The failure of wiring here means the number of intersections of different nets (connection requests) or the number of contacts (the number of wiring shorts),
Alternatively, the value is indicated by the number of nets in which normal wiring could not be performed (the number of unwired nets).
【００１３】これを簡単な図で説明する。図２２は半導
体基板を一定の大きさで格子状に区切った場合の図であ
る。同図において斜線で示した箇所が配線が混雑すると
予測される部分であり、領域７〜９内に配線が混雑する
と予測される部分が含まれている。This will be described with reference to a simple diagram. FIG. 22 is a diagram showing a case where the semiconductor substrate is sectioned in a lattice shape with a certain size. In the figure, the shaded area is a portion where wiring is predicted to be congested, and regions 7 to 9 include portions where wiring is predicted to be congested.
【００１４】図２３は領域７〜９を拡大した図である。
領域７，９において配線が混雑すると予測される部分
は、区切られた領域全体の１／４程度を占めている。こ
のような場合、実際の配線処理を行うことによって領域
内全体に配線の混雑が拡散するため配線の失敗は少なく
なる。しかし、領域８のように配線が混雑すると予測さ
れる部分が区切られた領域全体の大部分を占めるような
場合には、配線の混雑は拡散されず配線の失敗は多くな
る。FIG. 23 is an enlarged view of regions 7-9.
A portion of the regions 7 and 9 where the wiring is predicted to be congested occupies about 1/4 of the entire divided region. In such a case, wiring congestion is diffused in the entire area by performing the actual wiring processing, so that wiring failures are reduced. However, in the case where a portion where wiring is predicted to be congested occupies most of the divided area such as the area 8, the wiring congestion is not diffused and wiring failures increase.
【００１５】ところで、接続要求のある端子間を配線す
る場合は、接続要求のある端子間を逐次配線処理し、全
体の配線を行う。配線処理は、配線経路を決定する概略
配線処理および最終的な配線の位置を決定する詳細配線
処理からなる。By the way, in the case of wiring between terminals having a connection request, wiring is sequentially performed between terminals having a connection request, and the entire wiring is performed. The wiring process includes a rough wiring process for determining a wiring route and a detailed wiring process for determining a final wiring position.
【００１６】図２４は接続要求のある端子の分布を示
し、同一番号は互いに接続要求のある端子である。FIG. 24 shows a distribution of terminals that have a connection request, and the same numbers are terminals that have a connection request.
【００１７】図２５に示すように、概略配線処理では、
チップ上あるいはプリント配線板上で接続要求のある端
子同志を結ぶための経路を求める。経路の探索は全体の
仮想的な配線長を最小とするか、あるいは配線の混雑度
をチップ全体でなるべく均一にすること等を目的として
行われる。As shown in FIG. 25, in the rough wiring process,
Find a route to connect terminals that have a connection request on a chip or a printed wiring board. The route search is performed for the purpose of minimizing the entire virtual wiring length, or making the congestion degree of wiring as uniform as possible in the entire chip.
【００１８】図２６に示すように、概略配線結果に基づ
き実際の配線の位置を決定する詳細配線処理を実行す
る。詳細配線処理では、設計違反規則を守るように各端
子間を結ぶ配線の位置を決定する。つまり、概略配線で
予め決定した概略の配線経路を基に、各配線が設計違反
規則を守るようにチップ上での各配線の物理的な位置が
決定されていた。As shown in FIG. 26, a detailed wiring process for deciding the actual wiring position is executed based on the rough wiring result. In the detailed wiring process, the position of the wiring connecting between the terminals is determined so as to comply with the design violation rule. That is, the physical position of each wiring on the chip is determined so that each wiring complies with the design violation rule based on the rough wiring route determined in advance by the rough wiring.
【００１９】[0019]
【発明が解決しようとする課題】然し乍ら、上述した従
来の自動配線処理方法においては、半導体基板を一定の
大きさの領域で一様に区切って配線するので、領域の大
きさを配線処理時間が最小になるように小さく設定する
と、高速な配線処理が可能になる反面、その領域が小さ
すぎると配線のショートを生じ易くなり、配線性能が低
下する。逆に、領域の大きさを配線のショートが生じ難
くなるように大きく設定した場合、その領域が大きすぎ
ると、処理時間が増加するという問題点があった。However, in the above-described conventional automatic wiring processing method, since the semiconductor substrate is uniformly divided into areas of a certain size, wiring is performed. If the size is set to a minimum value, high-speed wiring processing becomes possible, but if the area is too small, wiring short-circuiting easily occurs and wiring performance deteriorates. On the contrary, when the size of the area is set to be large so that the short circuit of the wiring hardly occurs, and the area is too large, the processing time increases.
【００２０】また、半導体基板上の配線の混雑を考慮せ
ずに、単純に一定の大きさの領域に格子状に区切って配
線すると、区切られた領域内の大部分を配線の混雑が予
測される部分が占めるような場合には、配線の失敗が増
加するという問題点があった。Further, without considering the wiring congestion on the semiconductor substrate, if the wiring is simply divided into areas of a certain size in a grid pattern, the wiring congestion is expected in most of the divided areas. However, there is a problem in that the number of wiring failures increases in the case where the occupied area is occupied.
【００２１】さらに、配線処理は接続要求のある各端子
間を単一の計算機を用いて逐次接続するので、回路規模
の増大に伴い配線の処理時間が増大するという問題点が
あった。Further, in the wiring processing, since each terminal having a connection request is sequentially connected using a single computer, there is a problem that the processing time of the wiring increases as the circuit scale increases.
【００２２】本発明の目的は、上述した問題点に鑑み、
配線処理が高速で、配線の失敗が少なく、かつ配線の性
能が向上できる自動配線処理方法を提供するものであ
る。The object of the present invention is to solve the above problems.
(EN) Provided is an automatic wiring processing method in which wiring processing is fast, there are few wiring failures, and wiring performance can be improved.
【００２３】[0023]
【課題を解決するための手段】上述した目的を達成する
ため、第１の発明は、基板上における配線の混雑度を見
積もり、配線の混雑度が高い部分では配線が成功し易い
ように基板上を区切るための領域を所定値より大きく取
り、配線の混雑度が低い部分では配線の処理時間が最小
となるように基板上を区切るための領域を所定値より小
さく取り、これら大きさの異なる領域毎に配線を行い、
基板全体の配線を完了するものである。In order to achieve the above-mentioned object, a first aspect of the present invention estimates the degree of congestion of wiring on a substrate, and makes it easy for wiring to succeed in a portion where the degree of congestion of wiring is high. The area for partitioning is set to be larger than a predetermined value, and the area for partitioning on the substrate is set to be smaller than a predetermined value so that the processing time of the wiring is minimized in a portion where the wiring congestion degree is low. Wiring for each
The wiring of the entire board is completed.
【００２４】また、第２の発明は、基板上の配線が混雑
する部分を予測し、混雑すると予測された部分の占める
割合が各領域で均一になるように、基板上を区切るため
の領域の大きさや位置を設定し、設定した領域毎に配線
を行い、基板全体の配線を完了するものである。The second aspect of the present invention predicts a portion where the wiring on the substrate is congested and divides the area on the substrate so that the proportion of the portion predicted to be congested is uniform in each area. The size and position are set, wiring is performed for each set area, and wiring of the entire substrate is completed.
【００２５】さらに、第３の発明は、基板上を複数の領
域に順次分割し、各分割領域間を横切る配線を各分割領
域の境界毎にそれぞれ異なるコンピュータで並列的に処
理し、予め定めた分割領域数あるいは分割領域サイズに
達したら各分割領域内部の配線をそれぞれ異なるコンピ
ュータで並列的に処理するものである。Further, in the third invention, the board is divided into a plurality of regions in sequence, and the wirings crossing between the divided regions are processed in parallel by different computers for each boundary of the divided regions, and the wiring is predetermined. When the number of divided areas or the divided area size is reached, the wiring inside each divided area is processed in parallel by different computers.
【００２６】[0026]
【作用】第１の発明においては、見積もられた配線の混
雑度により、混雑する部分を含むように基板を区切るた
めの領域の大きさを設定し、大きさの異なる領域毎に配
線を行うので、配線処理の高速化が可能になると共に、
配線の性能が向上する。According to the first aspect of the present invention, the size of the region for partitioning the substrate is set so as to include the congested portion according to the estimated degree of wiring congestion, and the wiring is performed for each region having a different size. Therefore, it is possible to speed up the wiring process,
Wiring performance is improved.
【００２７】また、第２の発明においては、配線の混雑
が予測された部分が比較的大きな場合に、混雑する部分
の占める割合が各領域で均一になるように、半導体基板
を区切るための領域の大きさや位置を設定して領域毎に
配線を行うので、配線の失敗を少なくすることができ
る。According to the second aspect of the invention, when the wiring congestion is predicted to be relatively large, the regions for dividing the semiconductor substrate are divided so that the ratio of the congested portions is uniform in each region. Since the size and position of the wiring are set and wiring is performed for each area, wiring failures can be reduced.
【００２８】さらに、第３の発明においては、配線を複
数のコンピュータで並列的に処理するので、処理時間の
短縮が図れる。Further, in the third invention, the wiring is processed in parallel by a plurality of computers, so that the processing time can be shortened.
【００２９】[0029]
第１の発明 以下、第１の発明に係わる自動配線処理方法を図１乃至
図３に基づいて説明する。First Invention Hereinafter, an automatic wiring processing method according to the first invention will be described with reference to FIGS. 1 to 3.
【００３０】図１は自動配線処理方法を説明するフロー
チャ−トである。同図によれば、まず、配線に必要な半
導体基板（以下、チップという）のデータを入力する
（ステップｓ１）。ここで、図２は入力されたチップの
モデルを示し、３はチップ、４はＩ／Ｏセル、５は機能
セル列である。FIG. 1 is a flow chart for explaining the automatic wiring processing method. According to the figure, first, data of a semiconductor substrate (hereinafter referred to as a chip) necessary for wiring is input (step s1). Here, FIG. 2 shows a model of an input chip, 3 is a chip, 4 is an I / O cell, and 5 is a functional cell array.
【００３１】次に、チップ３上のどの部分で配線が混雑
するか見積もる（ステップｓ２）。見積もり方法として
は、チップ３上を細かく格子状に区切り、その格子内を
通る配線本数と配線禁止領域との比を概算する。また、
一度チップ３全体の配線を終了した後、配線の失敗した
箇所を修正するため再度配線をやり直すような場合に
は、１回目の配線の結果生じた配線のショート数の分布
を混雑度として用いても良い。Next, it is estimated in which part of the chip 3 the wiring will be congested (step s2). As an estimation method, the chip 3 is finely divided into grids, and the ratio between the number of wirings passing through the grids and the wiring prohibited area is roughly calculated. Also,
When the wiring of the entire chip 3 is completed once and then the wiring is redone in order to correct the location where the wiring has failed, the distribution of the number of short circuits of the wiring resulting from the first wiring is used as the congestion degree. Is also good.
【００３２】そして、図３に示すように、上記混雑度を
基にしてチップ３上に配線のための領域６を設定する
（ステップｓ３）。このとき、配線のための領域６は配
線が混雑していると見積もられた位置に対しては、その
位置を含み配線のショートが生じ難いように所定値（配
線のショート数の特性と、処理時間の特性とのトレード
オフにより決定され、配線のショ−ト数をより少なく
し、かつ配線の処理時間をより少なくするようにあらか
じめ設定されている値）より大きく設定され、配線が混
雑していないと見積もられた位置に対しては、その位置
を含み配線処理時間が少なくなるように所定値より小さ
く設定される。Then, as shown in FIG. 3, an area 6 for wiring is set on the chip 3 based on the congestion degree (step s3). At this time, for the position where the wiring 6 is estimated to be congested, the area 6 for the wiring includes a predetermined value (a characteristic of the number of short circuits of the wiring and It is determined by a trade-off with the characteristics of processing time, and it is set to a value larger than the value set in advance to reduce the number of wiring shorts and the processing time of wiring). The position estimated not to be set is set smaller than a predetermined value so that the wiring processing time including the position is reduced.
【００３３】図３に示すデータはチップ３の中心部の配
線の混雑度が高い場合であり、点線で囲まれた斜線部の
領域が配線のための領域となる。即ち、チップ３の中心
部に対しては配線のショ−トが生じないように配線のた
めの領域が大きくとられ、チップ３の周辺部に対しては
配線処理時間が少なくなるように配線のための領域が小
さくとられている。The data shown in FIG. 3 is for a case where the wiring density in the central portion of the chip 3 is high, and the shaded area surrounded by the dotted line is the wiring area. That is, the area for wiring is made large in the central portion of the chip 3 so as not to cause the wiring short, and the wiring processing time is shortened in the peripheral portion of the chip 3. The area for is small.
【００３４】なお、ここで、配線のための領域６の設定
は、見積もられた混雑度に対して予め定めておいた複数
種類の配線のための領域の大きさを割り付けることによ
り行っても良い。Here, the area 6 for wiring may be set by allocating predetermined sizes of areas for wiring of a plurality of types to the estimated congestion degree. good.
【００３５】次いで、区切られた領域６毎の配線処理が
行われる（ステップｓ４）。ここで、ステップｓ３にお
いて配線のための領域６の大きさが最適化されているの
で、配線のショート数が少ない配線結果が高速に得られ
る。Next, wiring processing is performed for each of the divided areas 6 (step s4). Here, since the size of the area 6 for wiring is optimized in step s3, a wiring result with a small number of wiring shorts can be obtained at high speed.
【００３６】そして、各領域６の配線結果がまとめられ
（ステップｓ５）、チップ３全体の配線結果が出力され
る（ステップｓ６）。Then, the wiring results of each area 6 are put together (step s5), and the wiring results of the entire chip 3 are output (step s6).
【００３７】第２の発明 次に、第２の発明を詳細に説明する。Second Invention Next, the second invention will be described in detail.
【００３８】図４は、第２の発明の処理手順を示すフロ
ーチャートである。FIG. 4 is a flow chart showing the processing procedure of the second invention.
【００３９】まず、配線に必要なデータを入力する（ス
テップｓ１１）。なお、入力されるチップデータのモデ
ルは図２と同様なものである。First, data required for wiring is input (step s11). The model of the input chip data is the same as that shown in FIG.
【００４０】次に、チップ３上のどの部分で配線が混雑
するかを予測する（ステップｓ１２）。予測方法として
は、第１の発明のステップｓ２における方法と同様な方
法で良い。Next, it is predicted in which part on the chip 3 the wiring will be crowded (step s12). The prediction method may be the same method as the method in step s2 of the first invention.
【００４１】さらに、チップ３上にチップ３を区切るた
めの領域の初期設定が行われる。ここでは、図５に示す
ようにチップ３全体を一定の大きさの領域で格子状に区
切っている（ステップｓ１３）。Further, the area for dividing the chip 3 on the chip 3 is initialized. Here, as shown in FIG. 5, the entire chip 3 is divided into regions of a certain size in a grid pattern (step s13).
【００４２】そして、配線が混雑すると予測された部分
に対して、ステップｓ１３で設定した領域の位置調整を
行う（ステップｓ１４）。この位置調整は、ステップｓ
１３で設定した領域内に占める、配線の混雑が予測され
る部分の割合が減少する方向に領域の位置を変更、およ
び新たに領域を設定することにより行われる。Then, the position of the area set in step s13 is adjusted with respect to the portion where the wiring is predicted to be congested (step s14). This position adjustment is performed in step s.
This is performed by changing the position of the area and setting a new area in a direction in which the ratio of the portion in which the wiring congestion is predicted to occupy in the area set in 13 decreases.
【００４３】図６は、図５で示した領域の位置調整を行
った結果を示している。配線の混雑が予測された部分が
大部分を占める領域８は、図６において上方に位置が変
更され、新たに領域８’が領域８の下方に設定されてい
る。このとき、領域８あるいは領域８’と初期設定され
た一定の大きさの領域とによって重なりが生ずるが、ス
テップｓ１５による処理によって重なり部分は消去され
る。FIG. 6 shows the result of position adjustment of the area shown in FIG. The area 8 occupying most of the portion where the wiring congestion is predicted is moved upward in FIG. 6 and a new area 8 ′ is set below the area 8. At this time, an overlap occurs due to the area 8 or the area 8'and an area having a certain size initially set, but the overlapping portion is erased by the processing in step s15.
【００４４】ステップｓ１４の処理により領域８，８’
内において配線の混雑が予測される部分の占める割合を
減少させることができるため、実際の配線処理において
配線の混雑が拡散し失敗の少ない配線が可能となる。Areas 8 and 8'by the processing of step s14
Since it is possible to reduce the ratio of the portion in which the congestion of the wiring is predicted, the wiring congestion can be diffused in the actual wiring processing, and the wiring can be made less likely to fail.
【００４５】なお、初期設定後に行う領域の位置調整
は、配線の混雑が予測される部分の領域内に占める割合
が減少する方向であれば上下左右どの方向でもよい。The position adjustment of the area after the initial setting may be performed in any of the up, down, left and right directions as long as the ratio of the portion where the wiring congestion is predicted in the area decreases.
【００４６】この後、設定された領域毎の配線処理を行
う（ステップｓ１５）。このとき、ステップｓ１４にお
ける領域の位置調整により、図６で示したように領域の
重なりが生ずる場合があるが、配線処理を後で行う領域
において重なった部分の配線結果を消去してから配線処
理を行えばよい。Thereafter, wiring processing is performed for each set area (step s15). At this time, although the regions may be overlapped as shown in FIG. 6 due to the position adjustment of the regions in step s14, the wiring process is performed after deleting the wiring result of the overlapped portion in the region where the wiring process is performed later. Should be done.
【００４７】最後に、各領域の配線結果がまとめられ、
チップ３全体の配線結果として出力される（ステップｓ
１６）。Finally, the wiring results of each area are summarized,
It is output as the wiring result of the entire chip 3 (step s
16).
【００４８】なお、領域の初期設定を行わず、配線の混
雑すると予想される部分の、各領域に占める割合が均一
になるように、半導体基板を区切るための領域を図７の
ように直接設定する方法もある。It should be noted that the regions for dividing the semiconductor substrate are directly set as shown in FIG. 7 so that the region where the wiring is expected to be crowded is made uniform in the ratio of each region without initializing the regions. There is also a way to do it.
【００４９】第３の発明 次に、第３の発明の自動配線処理方法に係る具体例を図
８により述べる。Third Invention Next, a specific example of the automatic wiring processing method of the third invention will be described with reference to FIG.
【００５０】図８は並列配線処理方法の説明図である。
なお、同図において、ＣＰＵｉ（ｉ＝1 ，2 ，3 ，4 ）
はそれぞれプロセッサを表す。各プロセッサＣＰＵｉは
マルチプロセッサ構成の計算機のプロセッサであっても
良いし、バス上に接続された各計算機のプロセッサであ
っても良い。また、１はチップ（またはプリント配線
板）を表し、２ｉ（ｉ＝1 ，2 ，3 ，4 ，5 ，6 ）はチ
ップ１上に仮想的に設定した分割線を表す。FIG. 8 is an explanatory diagram of the parallel wiring processing method.
In the figure, CPUi (i = 1, 2, 3, 4)
Each represents a processor. Each processor CPUi may be a processor of a computer having a multiprocessor configuration, or may be a processor of each computer connected on a bus. Further, 1 represents a chip (or a printed wiring board), and 2i (i = 1, 2, 3, 4, 5, 5, 6) represents a dividing line virtually set on the chip 1.
【００５１】まず、チップ１上に仮想的な分割線２1 を
設定し、領域を分割する。First, a virtual dividing line 2 1 is set on the chip 1 to divide the area.
【００５２】次に、分割線２1 で分けられた分割領域間
を結ぶ配線に着目し、隣接する分割領域間を横切る配線
情報を一つのプロセッサに割り当て、配線処理を施す。
配線情報としては、互いに接続すべき端子のチップ１上
での位置情報およびこれら各端子間を接続する際に利用
出来ない領域である配線禁止領域の情報等が含まれる
（図８ａ）。Next, paying attention to the wiring connecting between the divided regions which are divided by the division lines 2 1, assigned to one processor the wiring information across the adjacent divided regions is subjected to wiring processing.
The wiring information includes position information of the terminals to be connected to each other on the chip 1, information of a wiring prohibited area which is an area that cannot be used when connecting these terminals (FIG. 8a).
【００５３】次いで、分割線２2 を設定し、領域をさら
に細分化する。そして、分割線２2 で分割される各分割
領域を横切る配線をプロセッサＣＰＵ1 およびＣＰＵ2
により並列に処理する（図８ｂ）。Then, a dividing line 2 2 is set to further subdivide the area. Then, the wiring that crosses each of the divided areas divided by the dividing line 2 2 is connected to the processor CPU 1 and the CPU 2
Process in parallel (FIG. 8b).
【００５４】以下同様に、分割線２3 ，２4 ，２5 ，２
6 を設定し、予め定めた分割領域サイズとなるまで各分
割領域を横切る配線をプロセッサＣＰＵ1 ，ＣＰＵ2 ，
…により並列に配線処理する。以上の処理が完了する
と、異なる分割領域間を結ぶ配線はすべて完了する（図
８ｃ，図８ｄ）。Similarly, the dividing lines 2 3 , 2 4 , 2 5 , 2
6 is set, and the wiring that crosses each divided area until reaching a predetermined divided area size is processed by the processor CPU 1 , CPU 2 ,
The wiring is processed in parallel by. When the above process is completed, all wirings connecting different divided areas are completed (FIGS. 8c and 8d).
【００５５】最後に、各分割領域内部の配線をプロセッ
サＣＰＵ1 ，ＣＰＵ2 ，…により並列に実行する（図８
ｅ）。このとき、各分割領域内の配線は互いに独立に扱
う事が出来るため、プロセッサ数を増やせばその分だけ
並列度が高まり、処理時間が短縮される。Finally, the wiring inside each divided area is executed in parallel by the processors CPU 1 , CPU 2 , ... (FIG. 8).
e). At this time, the wirings in each divided area can be treated independently of each other. Therefore, if the number of processors is increased, the parallelism is increased and the processing time is shortened.
【００５６】さらに、上述の配線処理方法を図９乃至図
１４により詳述する。図９はチップ１上の接続要求のあ
る端子の分布を表し、同じ番号を持つものは互いに接続
要求のある端子を表す。また、図中、太線は新たに施さ
れた配線を表し、点線はすでに施されている配線を表し
ている。Further, the above wiring processing method will be described in detail with reference to FIGS. FIG. 9 shows the distribution of terminals on the chip 1 that have connection requests, and those having the same number represent terminals that have connection requests on each other. Also, in the figure, thick lines represent newly provided wiring, and dotted lines represent already provided wiring.
【００５７】まず、チップ１上に分割線２1 を設定し、
領域を１-1，１-2の２つの領域に分割する。分割線２1
を横切る端子対１−１，２−２，３−３，４−４を一つ
のプロセッサに割り当て、配線処理を実行する（図１
０）。First, the dividing line 2 1 is set on the chip 1,
The region 1 -1 is divided into two areas of 1 2. Dividing line 2 1
The terminal pairs 1-1, 2-2, 3-3, 4-4 traversing each other are assigned to one processor, and the wiring process is executed (see FIG.
0).
【００５８】次いで、分割線２2 を設定し、分割領域１
-1，１-2をそれぞれ１-11 ，１-12 ，１-21 ，１-22 に
分割する。各分割領域１-11 ，１-12 間を結ぶ端子５−
５および１-21 ，１-22 間を結ぶ端子６−６に関する情
報をそれぞれ異なるプロセッサＣＰＵ1 ，ＣＰＵ2 に割
り当て並列に配線処理を施す（図１１）。Next, the dividing line 2 2 is set, and the dividing area 1
-1 , 1 -2 are divided into 1 -11 , 1 -12 , 1-21 , 1-22 , respectively. Terminals 5 that connect between the divided areas 1 -11 and 1 -12
5 and 1 -21, 1 -22 processor CPU 1 to different information about the terminal 6-6, respectively connecting the, CPU 2 to the assignment parallel subjected to wiring processing (FIG. 11).
【００５９】同様にして、分割線２3 ，２4 ，２5 ，２
6 を設定し、予め決められた分割領域数あるいは分割領
域サイズになるまで各分割線を横切る配線を並列に処理
する（図１２，図１３）。Similarly, the dividing lines 2 3 , 2 4 , 2 5 , 2
6 is set, and the wirings that cross each division line are processed in parallel until the number of division areas or the division area size is determined in advance (FIGS. 12 and 13).
【００６０】最後に、各分割領域内部に閉じられた配線
１３−１３，１４−１４，１５−１５を各領域毎に並列
に配線処理を施し、全体の配線を完了する（図１４）。Finally, the wirings 13-13, 14-14, and 15-15 closed inside each divided area are subjected to wiring processing in parallel for each area, and the entire wiring is completed (FIG. 14).
【００６１】次に、かかる配線処理方法による配線の速
度向上比、つまり並列化率を求める。但し、配線の逐次
処理の比率が５％、４つの領域に分割され、分割された
領域と同数のプロセッサを使用し、各分割領域境界を横
切る配線および処理の最終段階における各分割領域内の
配線が並列に処理され、端子はチップ全面に均一に分布
するものとする。Next, the speed improvement ratio of the wiring by the wiring processing method, that is, the parallelization rate is obtained. However, the ratio of the sequential processing of wiring is 5%, the wiring is divided into four areas, the same number of processors as the divided areas are used, and the wiring crosses the boundary of each divided area and the wiring in each divided area at the final stage of the processing. Are processed in parallel and the terminals are evenly distributed over the entire surface of the chip.
【００６２】即ち、第１回目の分割線を横切る配線は全
配線の５％程度なので、この配線を処理するには、全体
の配線を処理するときの５％程度の処理時間で済む。次
の段階では２つの分割線があるが、これら２つの分割線
を横切る配線の処理は並列的に処理されるため、処理時
間は１つの分割線を横切る配線処理の時間となる。That is, since the wiring that crosses the first dividing line is about 5% of the total wiring, it takes about 5% of the processing time to process this wiring. Although there are two dividing lines in the next stage, the processing of wirings that cross these two dividing lines is performed in parallel, so the processing time is the time for wiring processing that crosses one dividing line.
【００６３】分割線を横切る配線を処理する時間は、最
初の分割で２つの領域に分けられるので、各領域内には
全配線の４７．５％に相当する分が存在する。その領域
を分割線で２つの領域に分けるので、分割線を横切る配
線数は４７．５％の５％となり、全配線に対しては、
２．３７％になる。最後に４つの各分割領域内の配線を
並列に処理する。このとき、一つの分割領域内の配線に
掛かる時間は、分割領域内の配線が全配線の（４７．５
ー２．３７）／２なので、２２．５６％となる。Since the time for processing wirings that cross the dividing line is divided into two regions in the first division, there is a portion corresponding to 47.5% of all wirings in each region. Since the area is divided into two areas by the dividing line, the number of wirings crossing the dividing line is 47.5%, which is 5%, and for all wirings,
2.37%. Finally, the wiring in each of the four divided areas is processed in parallel. At this time, the time required for wiring in one divided area is (47.5)
-2.37) / 2, which is 22.56%.
【００６４】従って、３段階に分け、かつ各段階で並列
に処理した場合の処理時間は５．０＋２．３７＋２２．
５６＝３０．０となり、逐次処理による配線方法での処
理時間の３０％で済む。よって、４つのプロセッサを用
いて並列に処理することにより３．３倍の高速化が図れ
る。Therefore, the processing time when divided into three stages and processed in parallel at each stage is 5.0 + 2.37 + 22.
56 = 30.0, which is 30% of the processing time of the wiring method by sequential processing. Therefore, by processing in parallel using four processors, it is possible to achieve 3.3 times the speedup.
【００６５】さらに、図１５は逐次処理の比率が５％お
よび１０％におけるプロセッサ数と速度向上比との関係
図であり、プロセッサ数の増大に伴い高並列度が達成さ
れ、処理時間が短縮されることが分かる。Further, FIG. 15 is a diagram showing the relationship between the number of processors and the speed improvement ratio when the ratio of sequential processing is 5% and 10%. As the number of processors increases, a high degree of parallelism is achieved and the processing time is shortened. I understand that.
【００６６】[0066]
【発明の効果】以上説明したように、第１の発明によれ
ば、見積もられた配線の混雑度により、混雑する部分を
含むように基板上を区切るための領域の大きさを設定
し、大きさの異なる領域毎に配線を行うので、配線のシ
ョート等の失敗が少ない配線結果を短時間に得ることが
でき、効率的な配線処理ができる。As described above, according to the first aspect of the present invention, the size of the area for partitioning the substrate so as to include the congested portion is set according to the estimated wiring congestion degree. Since wiring is performed for each region having a different size, it is possible to obtain a wiring result in which there are few failures such as wiring short-circuiting in a short time, and efficient wiring processing can be performed.
【００６７】また、第２の発明によれば、配線の混雑が
予測される部分の占める割合が均一になるように、半導
体基板を区切るための領域の大きさや位置を設定し、設
定した領域毎に配線を行うので、配線のショート等の失
敗が少ない配線結果を得ることができる。Further, according to the second aspect of the invention, the size and position of the region for partitioning the semiconductor substrate are set so that the ratio of the portion where the congestion of the wiring is predicted becomes uniform, and each set region is set. Since the wiring is performed on the wiring, it is possible to obtain a wiring result with few failures such as wiring short-circuit.
【００６８】さらに、第３の発明によれば、配線を複数
のコンピュータで並列的に処理するので、処理時間が短
縮できる。Furthermore, according to the third invention, since the wiring is processed in parallel by a plurality of computers, the processing time can be shortened.
【図面の簡単な説明】[Brief description of drawings]
【図１】第１の発明の配線処理方法のフローチャ−トで
ある。FIG. 1 is a flow chart of a wiring processing method of a first invention.
【図２】第１の発明のチップのモデルを示す図である。FIG. 2 is a diagram showing a model of the chip of the first invention.
【図３】第１の発明の配線のために区切られた領域を示
す図である。FIG. 3 is a diagram showing a region divided for the wiring of the first invention.
【図４】第２の発明の自動配線処理方法のフローチャー
トである。FIG. 4 is a flowchart of the automatic wiring processing method of the second invention.
【図５】第２の発明の初期設定後の配線領域を示す図で
ある。FIG. 5 is a diagram showing a wiring region after initial setting of the second invention.
【図６】第２の発明の位置調整後の配線領域を示す図で
ある。FIG. 6 is a diagram showing a wiring area after position adjustment of the second invention.
【図７】第２の発明の他の実施例による配線領域を示す
図である。FIG. 7 is a diagram showing a wiring region according to another embodiment of the second invention.
【図８】第３の発明の他の配線処理方法を説明する図で
ある。FIG. 8 is a diagram illustrating another wiring processing method of the third invention.
【図９】第３の発明の接続要求のある端子の分布図であ
る。FIG. 9 is a distribution diagram of terminals having a connection request according to the third invention.
【図１０】第３の発明のチップ上を配線領域で区切った
状態を示す図である。FIG. 10 is a diagram showing a state in which a chip of the third invention is partitioned by a wiring region.
【図１１】第３の発明のチップ上を配線領域で区切った
状態を示す図である。FIG. 11 is a diagram showing a state in which the chip of the third invention is partitioned by a wiring region.
【図１２】第３の発明のチップ上を配線領域で区切った
状態を示す図である。FIG. 12 is a diagram showing a state in which a chip of the third invention is sectioned by a wiring region.
【図１３】第３の発明のチップ上を配線領域で区切った
状態を示す図である。FIG. 13 is a diagram showing a state in which the chip of the third invention is partitioned by a wiring region.
【図１４】第３の発明のチップ上を配線領域で区切った
状態を示す図である。FIG. 14 is a diagram showing a state in which the chip of the third invention is partitioned by a wiring region.
【図１５】プロセッサ数と速度向上比との関係図であ
る。FIG. 15 is a relationship diagram between the number of processors and a speed improvement ratio.
【図１６】配線領域の大きさと配線処理時間との関係を
示す特性図である。FIG. 16 is a characteristic diagram showing the relationship between the size of the wiring area and the wiring processing time.
【図１７】配線領域の大きさと配線のショート数との関
係を示す特性図である。FIG. 17 is a characteristic diagram showing the relationship between the size of the wiring region and the number of wiring shorts.
【図１８】従来の配線例を説明する図である。FIG. 18 is a diagram illustrating a conventional wiring example.
【図１９】従来の配線例を説明する図である。FIG. 19 is a diagram illustrating a conventional wiring example.
【図２０】従来の配線例を説明する図である。FIG. 20 is a diagram illustrating a conventional wiring example.
【図２１】従来の配線例を説明する図である。FIG. 21 is a diagram illustrating a conventional wiring example.
【図２２】従来の、一定の大きさで区切られた領域を示
す図である。FIG. 22 is a diagram showing a conventional area divided into a certain size.
【図２３】図２２で示した領域７〜９の拡大図である。23 is an enlarged view of regions 7 to 9 shown in FIG.
【図２４】従来の接続要求のある端子の分布図である。FIG. 24 is a distribution diagram of terminals having a conventional connection request.
【図２５】従来の配線例を説明する図である。FIG. 25 is a diagram illustrating a conventional wiring example.
【図２６】従来の配線例を説明する図である。FIG. 26 is a diagram illustrating a conventional wiring example.
１，３ チップ ２1 ，２2 ，２3 ，２4 ，２5，２6 分割線 ４ Ｉ／Ｏセル ５ 機能セル列 ６，７，８，８´，９ 領域1,3 chips 2 1 , 2 2 , 2 3 , 2 4 , 2 5 , 2 6 dividing line 4 I / O cell 5 functional cell row 6, 7, 8, 8 ', 9 area
Claims (3)
り、配線の混雑度が所定値より高い部分では配線が成功
し易いように基板上を区切るための領域を所定値より大
きく取り、配線の混雑度が所定値より低い部分では配線
の処理時間が最小となるように基板上を区切るための領
域を所定値より小さく取り、これら大きさの異なる領域
毎に配線を行い、基板全体の配線を完了することを特徴
とする自動配線処理方法。1. Congestion of wiring is estimated by estimating a congestion degree of wiring on a substrate, and in an area where the congestion degree of wiring is higher than a predetermined value, a region for partitioning the substrate is set larger than a predetermined value so that wiring is likely to succeed. In areas where the degree is lower than a predetermined value, the area for partitioning the board is made smaller than the predetermined value so that the wiring processing time is minimized, and wiring is performed for each of these areas of different sizes, and wiring of the entire board is completed. An automatic wiring processing method comprising:
混雑すると予測された部分の占める割合が各領域で均一
になるように、基板上を区切るための領域の大きさや位
置を設定し、設定した領域毎に配線を行い、基板全体の
配線を完了することを特徴とする自動配線処理方法。2. Predicting a portion where the wiring on the board is crowded,
Set the size and position of the area to divide the board so that the proportion of the area predicted to be crowded will be uniform in each area, and perform wiring for each set area, and complete the wiring of the entire board. An automatic wiring processing method characterized by the above.
割領域間を横切る配線を各分割領域の境界毎にそれぞれ
異なるコンピュータで並列的に処理し、予め定めた分割
領域数あるいは分割領域サイズに達したら各分割領域内
部の配線をそれぞれ異なるコンピュータで並列的に処理
することを特徴とする自動配線処理方法。3. A substrate is sequentially divided into a plurality of regions, and wirings that cross between the divided regions are processed in parallel by different computers for each boundary of the divided regions to determine a predetermined number of divided regions or divided regions. When the size is reached, the wiring inside each divided area is processed in parallel by different computers, which is an automatic wiring processing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013008A JPH0567178A (en) | 1991-07-10 | 1992-01-28 | Automatic wiring processing method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17002691 | 1991-07-10 | ||
| JP3-170026 | 1991-07-10 | ||
| JP4013008A JPH0567178A (en) | 1991-07-10 | 1992-01-28 | Automatic wiring processing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567178A true JPH0567178A (en) | 1993-03-19 |
Family
ID=26348723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013008A Pending JPH0567178A (en) | 1991-07-10 | 1992-01-28 | Automatic wiring processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567178A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6245599B1 (en) | 1999-06-30 | 2001-06-12 | Mitsubishi Denki Kabushiki Kaisha | Circuit wiring system circuit wiring method semi-conductor package and semi-conductor package substrate |
| US6378121B2 (en) | 1997-03-27 | 2002-04-23 | Nec Corporation | Automatic global routing device for efficiently determining optimum wiring route on integrated circuit and global routing method therefor |
| US6505334B1 (en) | 2000-04-17 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Automatic placement and routing method, automatic placement and routing apparatus, and semiconductor integrated circuit |
| JP2010102486A (en) * | 2008-10-23 | 2010-05-06 | Fujitsu Ltd | Printed board wiring processing device, printed board wiring processing program, printed board wiring processing method |
| US8255857B2 (en) | 2001-02-26 | 2012-08-28 | Cadence Design Systems, Inc. | Routing methods for integrated circuit designs |
-
1992
- 1992-01-28 JP JP4013008A patent/JPH0567178A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6378121B2 (en) | 1997-03-27 | 2002-04-23 | Nec Corporation | Automatic global routing device for efficiently determining optimum wiring route on integrated circuit and global routing method therefor |
| US6245599B1 (en) | 1999-06-30 | 2001-06-12 | Mitsubishi Denki Kabushiki Kaisha | Circuit wiring system circuit wiring method semi-conductor package and semi-conductor package substrate |
| US6505334B1 (en) | 2000-04-17 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Automatic placement and routing method, automatic placement and routing apparatus, and semiconductor integrated circuit |
| US8255857B2 (en) | 2001-02-26 | 2012-08-28 | Cadence Design Systems, Inc. | Routing methods for integrated circuit designs |
| US8291365B2 (en) | 2001-02-26 | 2012-10-16 | Cadence Design Systems, Inc. | Conditionally routing a portion of an integrated circuit design with a different pitch to overcome a design rule violation |
| US8365128B2 (en) | 2001-02-26 | 2013-01-29 | Cadence Design Systems, Inc. | Routing interconnect of integrated circuit designs |
| US8386984B2 (en) | 2001-02-26 | 2013-02-26 | Cadence Design Systems, Inc. | Interconnect routing methods of integrated circuit designs |
| JP2010102486A (en) * | 2008-10-23 | 2010-05-06 | Fujitsu Ltd | Printed board wiring processing device, printed board wiring processing program, printed board wiring processing method |
| US8307322B2 (en) | 2008-10-23 | 2012-11-06 | Fujitsu Limited | Wiring design apparatus |
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