JPH0564905B2 - - Google Patents
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- JPH0564905B2 JPH0564905B2 JP61184812A JP18481286A JPH0564905B2 JP H0564905 B2 JPH0564905 B2 JP H0564905B2 JP 61184812 A JP61184812 A JP 61184812A JP 18481286 A JP18481286 A JP 18481286A JP H0564905 B2 JPH0564905 B2 JP H0564905B2
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- mark
- signal
- read
- mark detection
- outputs
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスキヤナのマーク検出回路に関し、特
にフアクシミリ装置で画像を読みとるスキヤナの
マーク検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a mark detection circuit for a scanner, and more particularly to a mark detection circuit for a scanner that reads images with a facsimile machine.
従来、スキヤナのマーク検出回路は、第２図に
示すようなマークM1及びM2を記録した原稿１３
を用い、マークM1及びM2を順次読取つた信号が
マークの主走査方向Ｘの長さ及び副走査方向Ｙの
幅以上であれば、マークであると判定していた。
Conventionally, the mark detection circuit of a scanner detects a document 13 recorded with marks M 1 and M 2 as shown in FIG.
If the signal obtained by sequentially reading the marks M 1 and M 2 is equal to or greater than the length of the mark in the main scanning direction X and the width of the mark in the sub-scanning direction Y, it is determined that the mark is a mark.
第２図に示すように、原稿１３は主走査方向Ｘ
の主走査区間１４がマーク検出区間１５と画像読
取区間１６とに分割され、マークM1及びM2は共
にマーク検出区間１５内に記録される。 As shown in FIG. 2, the document 13 is
The main scanning section 14 is divided into a mark detection section 15 and an image reading section 16, and both marks M1 and M2 are recorded within the mark detection section 15.
例えば、飛越走査のスキヤナの場合、マーク
M1を認識したとき飛越走査を開始し、マークM2
を認識したとき飛越走査から通常走査に戻るよう
に制御される。従つて、領域Ａの画像が読取ら
れ、領域Ｂの画像は読取られない。 For example, for an interlaced scanner, the mark
Starts interlaced scanning when M 1 is recognized, and marks M 2
When this is recognized, interlaced scanning is controlled to return to normal scanning. Therefore, the image in area A is read, and the image in area B is not read.
上述した従来のスキヤナのマーク検出回路は、
マーク検出区間内にはマーク以外の画像が存在し
てはならず、原稿上の汚れや、画像の一部がマー
ク検出区間に存在する場合はマークと誤検出して
誤動作を発生するという問題点がある。
The conventional scanner mark detection circuit described above is
There must be no images other than marks within the mark detection area, and if dirt on the document or part of the image exists within the mark detection area, it may be mistakenly detected as a mark and cause malfunctions. There is.
本発明の目的は、マークの誤検出の発生を防止
できるスキヤナのマーク検出回路を提供すること
にある。 An object of the present invention is to provide a mark detection circuit for a scanner that can prevent the occurrence of erroneous mark detection.
本発明のスキヤナのマーク検出回路は、原稿上
の主走査区間をマークが記録されるマーク検出区
間と画像が記録される画像読取区間とに設定し、
予め格納された前記マークに対応するパターンデ
ータの読出データ及び前記マークの検出完了を示
すマーク検出信号を入力の読出アドレスにより出
力するメモリと、前記メモリから読み出された読
出データと前記マークを読取つた読取画信号とを
比較し両者が一致しないとき誤り信号を出力する
比較回路と、前記誤り信号の計数結果が予め設定
する値に達したとき非マーク判定信号を出力する
マーク判定回路と、前記メモリが所定回数の前記
読出データを出力中に前記非マーク判定信号が入
力されないとき前記メモリにマーク検出信号を出
力させ前記非マーク判定信号が入力されたとき読
出アドレスを初期値から出力するアドレスカウン
タとを含んで構成される。
The mark detection circuit of the scanner of the present invention sets the main scanning section on the document to a mark detection section where marks are recorded and an image reading section where images are recorded,
A memory that outputs read data of pattern data corresponding to the mark stored in advance and a mark detection signal indicating completion of detection of the mark according to an input read address, and reads the read data read from the memory and the mark. a comparison circuit that compares the read image signal and outputs an error signal when the two do not match; a mark determination circuit that outputs a non-mark determination signal when the count result of the error signal reaches a preset value; an address counter that outputs a mark detection signal to the memory when the non-mark determination signal is not input while the memory is outputting the read data a predetermined number of times, and outputs a read address from an initial value when the non-mark determination signal is input; It consists of:
次に、本発明の実施例について図面を参照して
説明する。
Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロツク図であ
る。 FIG. 1 is a block diagram of one embodiment of the present invention.
第１図に示すように、本実施例は原稿１３上の
主走査区間１４をマークが記録されるマーク検出
区間１５と画像が記録される画像読取区間１６と
に設定し、予め格納されたマークM1，M2に対応
するパターンデータの読出データ１１及びマーク
M1，M2の検出完了を示すマーク検出信号１２を
入力（A0A1……Ao）の読出アドレスにより出力
するメモリとしてのROM１と、ROM１から読
み出された読出データ１１とマークM1，M2を読
取つた読取画信号７とを比較し両者が一致しない
とき誤り信号９を出力する比較回路としての排他
的論理和回路２と、誤り信号９の計数結果が予め
設定する値に達したとき非マーク判定信号１０を
出力するマーク判定回路としてのカウンタ４と、
マーク検出区間１５に出力されるマーク検出信号
８に同期してROM１が所定回数の読出データ１
１を出力中にAND回路５からの非マーク判定信
号１０が入力されないときROM１にマーク検出
信号１２を出力させ、非マーク判定信号１０が入
力されたとき読出アドレスを初期値から出力
（Q1Q2……Qo-1）するアドレスカウンタ３とを含
む。 As shown in FIG. 1, in this embodiment, a main scanning section 14 on a document 13 is set as a mark detection section 15 in which marks are recorded and an image reading section 16 in which images are recorded. Read data 11 and marks of pattern data corresponding to M 1 and M 2
ROM1 serves as a memory that outputs the mark detection signal 12 indicating the completion of detection of M 1 and M 2 according to the read address of the input (A 0 A 1 ...A o ), the read data 11 read from ROM 1 and the mark M 1 , M2 and the read image signal 7, and when the two do not match, an exclusive OR circuit 2 as a comparison circuit outputs an error signal 9, and a count result of the error signal 9 is set to a preset value. a counter 4 as a mark determination circuit that outputs a non-mark determination signal 10 when the mark is reached;
In synchronization with the mark detection signal 8 output in the mark detection section 15, the ROM 1 reads the read data 1 a predetermined number of times.
If the non-mark determination signal 10 from the AND circuit 5 is not input while outputting 1, the ROM 1 outputs the mark detection signal 12, and when the non-mark determination signal 10 is input, the read address is output from the initial value (Q 1 Q 2 ...Qo -1 ).
なお、本実施例において使用する原稿は前述し
た第２図に示すものと同様に、主走査区間１４は
マーク検出区間１５と画像読取区間１６とに分割
されていて、マークM1及びM2はマーク検出区間
１５内に記録されている。 Note that in the document used in this embodiment, the main scanning section 14 is divided into a mark detection section 15 and an image reading section 16, and the marks M1 and M2 are similar to the one shown in FIG. It is recorded within the mark detection section 15.
第３図は第１図の実施例の動作を説明するため
の入力信号のタイミング図である。 FIG. 3 is a timing diagram of input signals for explaining the operation of the embodiment of FIG. 1.
第３図に示すように、第１図の実施例における
読取画信号７及びマーク検出区間信号８の各入力
信号は、画信号クロツク６に同期しており、第２
図に示す主走査区間１４の１周期の中で、マーク
検出区間信号８の幅に従つて、読取画信号７がマ
ーク検出区間１５と画像読取区間１６に分かれて
いる。 As shown in FIG. 3, each input signal of the read image signal 7 and the mark detection period signal 8 in the embodiment of FIG.
Within one period of the main scanning section 14 shown in the figure, the read image signal 7 is divided into a mark detection section 15 and an image reading section 16 according to the width of the mark detection section signal 8.
以下に、第１図の実施例の動作について第２図
及び第３図を参照して説明する。 The operation of the embodiment shown in FIG. 1 will be explained below with reference to FIGS. 2 and 3.
第１図において、入力された読取画信号７は排
他的論理和回路２でROM１からの読出データ１
１と、マーク検出区間信号８によりマーク検出区
間１５内でのみ比較され、両データが一致しない
とき排他的論理和回路２から誤り信号９が出力さ
れ、カウンタ４が誤り信号９の回数を計数する。 In FIG. 1, the input read image signal 7 is sent to the exclusive OR circuit 2 to read data 1 from the ROM 1.
1 and mark detection interval signal 8 only within mark detection interval 15, and when both data do not match, error signal 9 is output from exclusive OR circuit 2, and counter 4 counts the number of error signals 9. .
カウンタ４には予め誤り判定値Qnが設定され
ていて、マーク検出区間信号８内で計数結果が誤
り判定値Qnに達すると、その読取画信号７はマ
ークを読取つた信号でないと判定する非マーク判
定信号１０を出力する。 An error judgment value Q n is set in advance in the counter 4, and when the counting result reaches the error judgment value Q n within the mark detection section signal 8, it is judged that the read image signal 7 is not a signal that has read a mark. A non-mark determination signal 10 is output.
非マーク判定信号１０はAND回路５を通して
次の主走査ラインにおけるマーク検出区間信号８
の立上り時に、アドレスカウンタ３及びカウンタ
４を初期値に設定し、次の検出動作が開始され
る。 The non-mark determination signal 10 is passed through the AND circuit 5 to the mark detection section signal 8 in the next main scanning line.
At the rising edge of , address counter 3 and counter 4 are set to initial values, and the next detection operation is started.
アドレスカウンタ３は、マーク検出区間信号８
の期間、画信号クロツク６を計数してROM１の
読出アドレスを発生し、読取画信号７との比較デ
ータである読出データ１１とマーク検出完了を示
すマーク検出信号１２を出力させる。 The address counter 3 receives the mark detection section signal 8.
During this period, the image signal clock 6 is counted to generate a read address for the ROM 1, and read data 11, which is comparison data with the read image signal 7, and a mark detection signal 12 indicating completion of mark detection are output.
この場合、上述した非マーク判定信号１０が発
生する以前にマーク検出信号１２が出力されれ
ば、マーク検出完了とみなすものであり、マーク
検出信号１２は次に述べる画信号比較の後のアド
レスとしてROM１に設定される。 In this case, if the mark detection signal 12 is output before the above-mentioned non-mark determination signal 10 is generated, it is considered that mark detection is completed, and the mark detection signal 12 is used as the address after the image signal comparison described below. Set to ROM1.
第４図は第１図のROMに格納されるパターン
データの配置図である。 FIG. 4 is a layout diagram of pattern data stored in the ROM of FIG. 1.
第４図に示すように、マーク検出区間信号８は
１主走査ライン分がｌ（但し、ｌ＝１mm当りの画
信号クロツク数×マーク検出区間長）ビツトから
成り、そのうちｎビツト目からｍ（０＜ｎ＜ｍ＜
ｌ）ビツト目までが、第２図に示すマークM1及
びM2の主走査方向Ｘの長さに対応する。 As shown in FIG. 4, the mark detection section signal 8 consists of l (where l = number of image signal clocks per 1 mm x mark detection section length) bits for one main scanning line, of which the n-th to m ( 0<n<m<
l) The bit up to bit corresponds to the length of marks M1 and M2 shown in FIG. 2 in the main scanning direction X.
又、第２図に示すマークM1及びM2の副走査方
向Ｙの幅に対応する主走査ライン数が（ｋ＋１）
本（但し、ｋ≧０の整数）の場合を示し、第４図
において太線で囲つた部分がマークM1及びM2に
対応するパターンデータである。 Also, the number of main scanning lines corresponding to the width of marks M 1 and M 2 shown in FIG. 2 in the sub-scanning direction Y is (k+1).
In the case of a book (k≧0 integer), the portions surrounded by thick lines in FIG. 4 are pattern data corresponding to marks M 1 and M 2 .
従つて、ROM１への読出アドレスが（ｋ＋
１）ｎ〜（ｋ＋１）ｍで黒を示す論理“１”の読
出データ１１がROM１から出力される。なお、
マーク検出信号１２は読出アドレスが（ｋ＋１）
ｌ−１より大きいアドレスで出力させる。 Therefore, the read address to ROM1 is (k+
1) Read data 11 of logic "1" indicating black in n to (k+1)m is output from the ROM1. In addition,
The read address of the mark detection signal 12 is (k+1)
Output at an address greater than l-1.
以上述べたように、本実施例ではマーク検出区
間の位置を主走査区間の初めにしたが、主走査区
間の終りでもよく、かつ、マークの形状は長方形
でなく、丸、だ円等任意の形状でよいことは言う
までもない。 As described above, in this embodiment, the mark detection section is located at the beginning of the main scanning section, but it may also be at the end of the main scanning section, and the shape of the mark is not rectangular but may be any shape such as a circle or an ellipse. Needless to say, the shape is fine.
以上説明したように本発明のスキヤナのマーク
検出回路は、原稿に記録したマークに対応したパ
ターンデータをメモリに格納しておき、メモリか
ら読出したパターンデータと原稿上のマークを読
取つたデータとを比較することにより、マークの
形状及び大きさによりマークか否かを判定できる
ので、マーク検出区間における原稿の汚れに起因
する誤検出を防止できるという効果がある。
As explained above, the mark detection circuit of the scanner of the present invention stores pattern data corresponding to marks recorded on a document in the memory, and then uses the pattern data read from the memory and the data obtained by reading the marks on the document. By comparing, it is possible to determine whether the mark is a mark or not based on the shape and size of the mark, which has the effect of preventing erroneous detection due to dirt on the document in the mark detection section.
第１図は本発明の一実施例のブロツク図、第２
図は一般的なマーク入り原稿の平面図、第３図は
第１図の実施例の動作を説明するための入力信号
のタイミング図、第４図は第１図のROMに格納
されるパターンデータの配置図である。
１……ROM、２……排他的論理和回路、３…
…アドレスカウンタ、４……カウンタ、５……
AND回路、６……画信号クロツク、７……読取
画信号、８……マーク検出区間信号、９……誤り
信号、１０……非マーク判定信号、１１……読出
データ、１２……マーク検出信号、１３……原
稿、１４……主走査区間、１５……マーク検出区
間、１６……画像読取区間、M1，M2……マー
ク。
FIG. 1 is a block diagram of one embodiment of the present invention, and FIG.
The figure is a plan view of a typical original with marks, Figure 3 is a timing diagram of input signals to explain the operation of the embodiment of Figure 1, and Figure 4 is pattern data stored in the ROM of Figure 1. It is a layout diagram. 1...ROM, 2...exclusive OR circuit, 3...
...Address counter, 4...Counter, 5...
AND circuit, 6... Image signal clock, 7... Read image signal, 8... Mark detection section signal, 9... Error signal, 10... Non-mark determination signal, 11... Read data, 12... Mark detection Signal, 13...Document, 14...Main scanning section, 15...Mark detection section, 16...Image reading section, M1 , M2 ...Mark.
Claims (1)
ーク検出区間と画像が記録される画像読取区間と
に設定し、予め格納された前記マークに対応する
パターンデータの読出データ及び前記マークの検
出完了を示すマーク検出信号を入力の読出アドレ
スにより出力するメモリと、前記メモリから読み
出された読出データと前記マークを読取つた読取
画信号とを比較し両者が一致しないとき誤り信号
を出力する比較回路と、前記誤り信号の計数結果
が予め設定する値に達したとき非マーク判定信号
を出力するマーク判定回路と、前記メモリが所定
回数の前記読出データを出力中に前記非マーク判
定信号が入力されないとき前記メモリにマーク検
出信号を出力させ前記非マーク判定信号が入力さ
れたとき読出アドレスを初期値から出力するアド
レスカウンタとを有することを特徴とするスキヤ
ナのマーク検出回路。1. Set the main scanning section on the document as the mark detection section where marks are recorded and the image reading section where images are recorded, read out the pattern data corresponding to the mark stored in advance, and complete the detection of the mark. a memory that outputs a mark detection signal indicating a mark according to an input read address, and a comparison circuit that compares read data read from the memory and a read image signal obtained by reading the mark, and outputs an error signal when the two do not match. and a mark determination circuit that outputs a non-mark determination signal when the count result of the error signal reaches a preset value, and the non-mark determination signal is not input while the memory is outputting the read data a predetermined number of times. 1. A mark detection circuit for a scanner, comprising: an address counter that causes the memory to output a mark detection signal when the non-mark determination signal is input, and outputs a read address from an initial value when the non-mark determination signal is input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184812A JPS6340452A (en) | 1986-08-05 | 1986-08-05 | Scanner mark detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184812A JPS6340452A (en) | 1986-08-05 | 1986-08-05 | Scanner mark detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6340452A JPS6340452A (en) | 1988-02-20 |
| JPH0564905B2 true JPH0564905B2 (en) | 1993-09-16 |
Family
ID=16159718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184812A Granted JPS6340452A (en) | 1986-08-05 | 1986-08-05 | Scanner mark detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340452A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344868B1 (en) | 1997-07-23 | 2002-02-05 | Tdk Corporation | Thermal head and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2487350A (en) * | 2011-01-11 | 2012-07-25 | 3M Innovative Properties Co | Method of detecting a fault on an imaging device |
-
1986
- 1986-08-05 JP JP61184812A patent/JPS6340452A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344868B1 (en) | 1997-07-23 | 2002-02-05 | Tdk Corporation | Thermal head and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6340452A (en) | 1988-02-20 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |