JPH0564901U - Comparison circuit - Google Patents
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- JPH0564901U JPH0564901U JP341192U JP341192U JPH0564901U JP H0564901 U JPH0564901 U JP H0564901U JP 341192 U JP341192 U JP 341192U JP 341192 U JP341192 U JP 341192U JP H0564901 U JPH0564901 U JP H0564901U
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Abstract
(57)【要約】
【目的】 本考案は比較回路に関し、温度変化に対して
安定でIC化に適する比較回路を実現することを目的と
する。
【構成】 被比較電圧を基準電圧と比較し、その結果に
応じて出力値を変化させる電圧比較手段101と、電圧
比較手段101の出力に応じた出力電流Izを供給する
電流供給手段102と、電流供給手段102の出力電流
IZ が供給され出力電流値に応じた電圧降下ΔVを生じ
る第1の電圧降下手段103とよりなる。前記被比較電
圧は前記第1の電圧降下手段103を介して前記電圧比
較手段101に供給され、前記電流供給手段102は、
前記出力電流IZ の温度係数が略ゼロとなるような構成
とされている。
(57) [Summary] [Object] The present invention relates to a comparison circuit, and an object thereof is to realize a comparison circuit which is stable against temperature changes and suitable for IC. A voltage comparison unit 101 that compares a compared voltage with a reference voltage and changes an output value according to the result, and a current supply unit 102 that supplies an output current Iz according to the output of the voltage comparison unit 101. The first voltage drop unit 103 is provided with the output current I Z of the current supply unit 102 and generates a voltage drop ΔV according to the output current value. The compared voltage is supplied to the voltage comparison means 101 via the first voltage reduction means 103, and the current supply means 102 is
The temperature coefficient of the output current I Z is set to be substantially zero.
Description
【0001】[0001]
本考案は比較回路に係り、特にシステム異常検出回路等に適用される比較回路 に関する。 The present invention relates to a comparison circuit, and more particularly to a comparison circuit applied to a system abnormality detection circuit or the like.
【0002】[0002]
図4(A)、(B)はそれぞれ従来の比較回路の一例を示す。同図の比較回路 3、4ではそれぞれ演算増幅器A1 の非反転入力端子に電流源ICC1 とツェナダ イオードD1 との直列回路によって生成される基準電圧が供給される。又、A1 の反転入力端子には電源電圧VCCが抵抗R4 、R5 、あるいはR4 、R5 ’、R 5 ”によって分圧された後に供給されている。更に、A1 の出力端子にはトラン ジスタQ3 のベースが接続されており、Q3 のコレクタは、回路3では帰還抵抗 Rf を介してA1 の反転入力端子に接続され、回路4では抵抗R5 ’、R5 ”の 共通の接続点に接続されている。又、回路3では、A1 の反転入力端子に抵抗R 6 を介してノイズ防止用コンデンサCN が接続されている。 4 (A) and 4 (B) each show an example of a conventional comparison circuit. In the comparison circuits 3 and 4 of FIG.1Current source I to the non-inverting input terminal ofCC1And Zenada Iodo D1A reference voltage generated by a series circuit of and is supplied. Also, A1 Power supply voltage V to the inverting input terminal ofCCIs resistance RFour, RFive, Or RFour, RFive’、 R Five It is supplied after being divided by ".1The output terminal of the transistor Q3Is connected to the base of Q3The collector of is the feedback resistor R in circuit 3.fThrough A1It is connected to the inverting input terminal ofFive’、 RFiveIs connected to the common connection point of ".1Resistor R to the inverting input terminal of 6 Through the noise prevention capacitor CNAre connected.
【0003】 これらの回路3、4のそれぞれでは、A1 の非反転入力端子に供給された前記 基準電圧に比して、VCCから抵抗を介してA1 の反転入力端子に供給された電圧 が高い場合にはA1 の出力は低(L)レベルとされ、逆に低い場合にはA1 の出 力は高(H)レベルとされる。A1 の出力がLレベルの場合にはトランジスタQ 3 はオフ状態とされ、Q3 のコレクタ電流は殆ど流されず、回路3ではR4 、R 6 、Rf 、回路4ではR4 、R5 ’をそれぞれ介してQ3 のコレクタに流れ込む 電流(帰還電流)は殆どゼロである。In each of these circuits 3 and 4, A1V compared to the reference voltage supplied to the non-inverting input terminal ofCCThrough a resistor A1If the voltage supplied to the inverting input terminal of is high1Output is low (L) level, and conversely, when it is low, A1Output is at high (H) level. A1When the output of is at L level, the transistor Q 3 Is turned off, Q3Almost no collector current flows, and in circuit 3, RFour, R 6 , Rf, In circuit 4 RFour, RFive’3The current (feedback current) flowing into the collector of is almost zero.
【0004】 これに対してQ3 の出力がHレベルの場合にはトランジスタQ3 はオン状態と され、したがって回路3ではR4 、R6 、Rf 、回路4ではR4 、R5 ’をそれ ぞれ介してQ3 のコレクタに帰還電流が流れ込む。よってこの場合にはそれぞれ 帰還電流が流される抵抗はそれぞれ電圧降下を生じ、この電圧降下のため、トラ ンジスタQ3 のオン、オフのそれぞれの状態によって演算増幅器A1 が反転する ときのVCCの電圧に差が生ずる。これをヒステリシス特性と称し、安定した電圧 比較動作をおこなう場合に必要とされる一般的特性である。On the other hand, when the output of Q 3 is at H level, the transistor Q 3 is turned on, and therefore R 4 , R 6 , R f in the circuit 3 and R 4 , R 5 'in the circuit 4 are turned on. A feedback current flows into the collector of Q 3 via each of them. Therefore, in this case, the resistances through which the feedback currents flow respectively cause a voltage drop. Due to this voltage drop, V CC of the operational amplifier A 1 is inverted when the transistor Q 3 is turned on and off. There is a difference in voltage. This is called a hysteresis characteristic, and it is a general characteristic required when performing a stable voltage comparison operation.
【0005】[0005]
しかるに比較回路3では、回路の低消費電力化の必要性から帰還抵抗Rf を介 して流される帰還電流を極力小さくする必要があるが、そのためには帰還抵抗R f として10MΩ程度の高い値の抵抗を使用することが必要である。このような 高抵抗値の抵抗は、特に前記ヒステリシス特性の精度を高めるために抵抗値の精 度を高めた場合、回路をIC(集積回路)化する際に、この抵抗Rf のために広 い面積が必要となる。これは回路の小型化に対する阻害要因となっていた。 In comparison circuit 3, however, feedback resistor RfIt is necessary to minimize the feedback current that flows through the feedback resistor R for that purpose. f It is necessary to use a resistor having a high value of about 10 MΩ. Such a resistor having a high resistance value is wide due to the resistance Rf when the circuit is made into an IC (integrated circuit), particularly when the precision of the resistance value is increased in order to improve the accuracy of the hysteresis characteristic. Area is required. This has been an obstacle to miniaturization of the circuit.
【0006】 又、回路4では、帰還抵抗Rf を使用しないために上記問題点は生じないが、 演算増幅器A1 の反転入力端子に直接ノイズ吸収用コンデンサCT を接続するこ ととなり、それによってコンデンサCT の充放電動作の過渡現象がA1 の電圧検 出動作を阻害するという問題点があった。Further, in the circuit 4, since the feedback resistor R f is not used, the above problem does not occur, but the noise absorbing capacitor C T is directly connected to the inverting input terminal of the operational amplifier A 1 . Therefore, the transient phenomenon of the charge / discharge operation of the capacitor C T hinders the voltage detection operation of A 1 .
【0007】 本考案は上記課題に鑑みてなされたものであり、温度変化に対して安定であり 、IC化に適する比較回路を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a comparator circuit which is stable against temperature changes and suitable for use in an IC.
【0008】[0008]
本考案は図1にその原理構成図を示すごとく、被比較電圧を基準電圧と比較し 、その結果に応じて出力値を変化させる電圧比較手段101と、電圧比較手段1 01の出力に応じた出力電流Izを供給する電流供給手段102と、電流供給手 段102の出力電流IZ が供給され出力電流値に応じた電圧降下ΔVを生じる第 1の電圧降下手段103とよりなる。前記被比較電圧は前記第1の電圧降下手段 103を介して前記電圧比較手段101に供給され、前記電流供給手段102は 、前記出力電流IZ の温度係数が略ゼロとなるような構成とされているThe present invention compares the voltage to be compared with a reference voltage and changes the output value according to the result, as shown in the principle block diagram of FIG. 1, and according to the output of the voltage comparison means 101. It comprises a current supply means 102 for supplying an output current Iz, and a first voltage drop means 103 for supplying the output current I Z of the current supply means 102 to generate a voltage drop ΔV according to the output current value. The voltage to be compared is supplied to the voltage comparison means 101 via the first voltage drop means 103, and the current supply means 102 is constructed so that the temperature coefficient of the output current I Z becomes substantially zero. ing
【0009】[0009]
本考案では、第1の電圧降下手段103に供給される電流IZ の温度係数を略 ゼロとしたため、被比較電圧が電圧比較手段101に供給される際に介される電 圧降下量ΔVの温度係数を略ゼロとすることができる。In the present invention, since the temperature coefficient of the current I Z supplied to the first voltage drop means 103 is set to substantially zero, the temperature of the voltage drop amount ΔV that is transmitted when the compared voltage is supplied to the voltage comparison means 101. The coefficient can be substantially zero.
【0010】[0010]
図2は本考案の一実施例の回路図を示す。同図の比較回路1は、後述するシス テム異常検出回路(以下「ウォッチドッグ回路」と称する)等に適用されるもの であり、電源電圧VCCが基準電圧に比して低下した場合にシステムの動作をリセ ットするリセット出力を発生するためのものである。FIG. 2 shows a circuit diagram of an embodiment of the present invention. The comparison circuit 1 shown in the figure is applied to a system abnormality detection circuit (hereinafter referred to as "watchdog circuit"), etc., which will be described later, and is used when the power supply voltage V CC is lower than the reference voltage. This is to generate a reset output that resets the operation of.
【0011】 比較回路1は大略、差動増幅器としての演算増幅器A1 (前記電圧比較手段) と、演算増幅器A1 の出力に接続された4個のNPNトランジスタQ1 〜Q4 と よりなる。演算増幅器A1 の反転入力端子と電源VCCとの間には定電流源ICC1 が接続され、反転入力端子と接地との間にはツェナダイオードD1 が接続されて いる。又、電源VCCと接地との間には抵抗R4 とR5 との直列回路が接続されて おり、抵抗R4 とR5 との共通の接続点がヒステリシス用抵抗R6 (前記第1の 電圧降下手段)を介して演算増幅器A1 の非反転入力端子に接続されている。The comparison circuit 1 generally includes an operational amplifier A 1 (the voltage comparison means) as a differential amplifier, and four NPN transistors Q 1 to Q 4 connected to the output of the operational amplifier A 1 . A constant current source I CC1 is connected between the inverting input terminal of the operational amplifier A 1 and the power supply V CC, and a Zener diode D 1 is connected between the inverting input terminal and the ground. A series circuit of resistors R 4 and R 5 is connected between the power source V CC and ground, and the common connection point between the resistors R 4 and R 5 is the hysteresis resistor R 6 (the first Voltage drop means) to the non-inverting input terminal of the operational amplifier A 1 .
【0012】 演算増幅器A1 の出力端子にはトランジスタQ3 のベースが接続されており、 Q3 のコレクタは抵抗R7 を介して電源VCCに接続され、Q3 のエミッタは接地 されている。トランジスタQ1 (前記第3のトランジスタ)のコレクタ及びエミ ッタはそれぞれQ3 のコレクタ、エミッタに接続されている。又、トランジスタ Q4 (第1のトランジスタ)のベースはQ1 のコレクタに接続されており、Q4 のコレクタは電源VCCに接続され、Q4 のエミッタは抵抗R1 (前記第2の電圧 降下手段)、R2 (前記第3の電圧降下手段)の直列回路を介して接地されてい る。又、トランジスタQ2 (前記第2のトランジスタ)のベースがQ4 のエミッ タに接続されており、Q2 のコレクタは演算増幅器A1 の非反転入力端子に接続 され、Q2 のエミッタは抵抗R3 (前記第4の電圧降下手段)を介して接地され ている。なお、四つのトランジスタQ1 〜Q4 及び四つの抵抗R1 〜R3 、R7 によって前記電流供給手段が構成される。The base of the transistor Q 3 is connected to the output terminal of the operational amplifier A 1 , the collector of Q 3 is connected to the power supply V CC via the resistor R 7, and the emitter of Q 3 is grounded. .. The collector and emitter of the transistor Q 1 (the third transistor) are connected to the collector and emitter of Q 3 , respectively. The base of the transistor Q 4 (first transistor) is connected to the collector of Q 1 , the collector of Q 4 is connected to the power source V CC, and the emitter of Q 4 is the resistor R 1 (the second voltage). The voltage drop means) and R 2 (the third voltage drop means) are connected to the ground via a series circuit. The base of the transistor Q 2 (second transistor) is connected to the emitter of Q 4 , the collector of Q 2 is connected to the non-inverting input terminal of the operational amplifier A 1 , and the emitter of Q 2 is a resistor. It is grounded via R 3 (the fourth voltage drop means). Note that the current supply means is constituted by four transistors Q 1 to Q 4 and four resistors R 1 ~R 3, R 7.
【0013】 次に上記構成の比較回路1の動作について説明する。定電流源ICC1 から一定 の電流を供給されるツェナダイオードD1 は定電圧源として機能する。このツェ ナダイオードD1 による電圧が基準電圧として演算増幅器A1 の反転入力端子に 供給される。この基準電圧に比して演算増幅器A1 の非反転入力端子に供給され る電圧が低い場合にはA1 の出力は低(L)レベルとなり、逆に高い場合にはA 1 の出力は高(H)レベルとなる。Next, the operation of the comparison circuit 1 having the above configuration will be described. Constant current source ICC1Zener diode D supplied with constant current from1Functions as a constant voltage source. This Zener diode D1Is the operational amplifier A as the reference voltage.1It is supplied to the inverting input terminal of. Operational amplifier A compared to this reference voltage1If the voltage supplied to the non-inverting input terminal of1Output becomes low (L) level, and conversely when it is high, A 1 Output becomes high (H) level.
【0014】 ここで、電源VCCは、抵抗R4 、R5 の直列回路によって分圧され、更にヒス テリシス用抵抗R6 を介してA1 の非反転入力端子に供給される。電源VCCがゼ ロの状態から除々に上昇するも、A1 の非反転入力端子に供給される電圧がツェ ナダイオードD1 によって反転入力端子に供給される基準電圧より低い場合、演 算増幅器A1 の出力は前述のごとくLレベルである。したがってトランジスタQ 3 のベース電流は殆ど流れずQ3 がオフ状態であり、Q3 のコレクタ電流は殆ど 流れない。よってその分トランジスタQ4 のベースに電流が流され、Q4 はオン 状態とされ、Q4 のエミッタから電流がトランジスタQ2 のベースに流れ込み、 Q2 がオン状態とされる。これによってQ2 のコレクタに電流IZ (帰還電流) が流れ込み、その電流IZ はヒステリシス用抵抗R6 及び抵抗R4 を介して電源 VCCから供給される。Here, the power source VCCIs the resistance RFour, RFiveThe voltage is divided by the series circuit of6Through A1Is supplied to the non-inverting input terminal of. Power supply VCCGradually rises from the zero condition, but A1The voltage supplied to the non-inverting input terminal of the Zener diode D1If it is lower than the reference voltage supplied to the inverting input terminal by1Is output at the L level as described above. Therefore transistor Q 3 Almost no base current flows3Is off and Q3Almost no collector current flows. Therefore transistor QFourCurrent is applied to the base ofFourIs turned on and QFourCurrent from the emitter of the transistor Q2Flows into the base of2Is turned on. This makes Q2Current I to the collector ofZ(Feedback current) flows in and its current IZIs the hysteresis resistance R6And resistance RFourPower through VCCSupplied from
【0015】 又、トランジスタQ4 がオン状態であるためQ1 のベースに電流が流れ込み、 Q1 はオン状態となっている。ここでQ1 のコレクタ電流をI1 と称する。[0015] Further, the transistor Q 4 is a current flows to the base for Q 1 for a on-state, Q 1 is in the ON state. Here, the collector current of Q 1 is referred to as I 1 .
【0016】 又、前述のごとく帰還電流IZ がヒステリシス用抵抗R6 及び抵抗R4 を介し て電源VCCから供給されるため、演算増幅器A1 の反転入力端子に供給される電 圧は、電源VCCが抵抗R4 、R5 の直列回路によって分圧された後に、前記IZ によってヒステリシス用抵抗R6 に生ずる電圧降下ΔV分低下された値である。 次に電源VCCが更に上昇し、抵抗R4 、R5 の直列回路、ヒステリシス用抵抗 R6 を介して演算増幅器A1 の非反転入力端子に供給される電圧が前記演算増幅 器A1 の反転入力端子に供給されている基準電圧に比して増加したとき、A1 の 出力はHレベルとなる。このA1 の出力反転時の電源VCCの電圧を「上昇時しき い値」と称する。Further, as described above, the feedback current I Z is supplied from the power supply V CC via the hysteresis resistance R 6 and the resistance R 4 , so that the voltage supplied to the inverting input terminal of the operational amplifier A 1 is It is a value obtained by dividing the voltage of the power source V CC by the series circuit of the resistors R 4 and R 5 and then reducing the voltage drop ΔV generated in the hysteresis resistor R 6 by the I Z. Then further increase the power V CC is, the resistance R 4, the series circuit of R 5, the voltage supplied to the non-inverting input terminal of the operational amplifier A 1 via a hysteresis resistor R 6 is of the operational amplifier circuit A 1 The output of A 1 becomes H level when it increases as compared with the reference voltage supplied to the inverting input terminal. The voltage of the power supply V CC when the output of A 1 is inverted is referred to as a "rising threshold value".
【0017】 これによってトランジスタQ3 のベースに電流が流れ込み、Q3 がオン状態と され、Q3 のコレクタに電流が流れ込む。したがってR7 の電圧降下によってト ランジスタQ4 のベース電位が大きく低下し、Q4 はオフ状態となり、Q4 のエ ミッタ電流が殆ど流されなくなる。したがってトランジスタQ2 及びQ1 のベー スには電流が殆ど流れ込まず、Q2 、Q1 はそれぞれオフ状態となる。したがっ てトランジスタQ2 のコレクタ電流IZ は殆ど流れず、よってヒステリシス用抵 抗R6 には殆ど電流が流れず、R6 には殆ど電圧降下が生じない。As a result, a current flows into the base of the transistor Q 3 , Q 3 is turned on, and a current flows into the collector of Q 3 . Therefore, the base potential of the transistor Q 4 is greatly reduced due to the voltage drop of R 7 , Q 4 is turned off, and the emitter current of Q 4 is hardly passed. Therefore the transistor Q is 2 and Q 1 of the base not flow current almost, Q 2, Q 1 is turned off, respectively. Therefore, the collector current I Z of the transistor Q 2 hardly flows, so that almost no current flows in the hysteresis resistor R 6 and almost no voltage drop occurs in R 6 .
【0018】 次に電源電圧VCCが図示せぬ電源供給手段の故障等によって正常な値から減少 した場合、演算増幅器A1 の非反転入力端子に供給される電圧がA1 の反転入力 端子に供給される基準電圧よりも減少し、演算増幅器A1 の出力が反転し、再び Lレベルとなる。このA1 の出力反転時の電源VCCの電圧を「下降時しきい値」 と称する。ただし、ここで電源VCCの電圧が上記「下降時しきい値」より大きい 段階では、前述のごとく帰還電流IZ が殆ど流れず、ヒステリシス用抵抗R6 に は殆ど電流が流れない。よってR6 の電圧降下ΔVは殆ど生じないとともに、I Z が抵抗R4 に殆ど流れずIZ ×R4 が生じない。Next, the power supply voltage VCCIs reduced from the normal value due to a failure of the power supply means (not shown), the operational amplifier A1The voltage supplied to the non-inverting input terminal of1It is lower than the reference voltage supplied to the inverting input terminal of1The output of is inverted and becomes L level again. This A1Power supply V when the output ofCCIs called the "falling threshold value". However, power supply V hereCCIn the stage in which the voltage of is larger than the above "falling threshold value", the feedback current IZHardly flows, and the hysteresis resistance R6Almost no current flows through. Therefore R6Voltage drop ΔV hardly occurs, and I Z Is resistance RFourHardly flows to IZ× RFourDoes not occur.
【0019】 したがって演算増幅器A1 の非反転入力端子に印加される電圧は、電源VCCの 電圧が前記「上昇時しきい値」よりも上記ΔV及びIZ ×R4 分低い値となって 初めて演算増幅器A1 の出力を反転させる電圧値、即ちA1 の反転入力端子に供 給されている前記基準電圧相当値まで下がる。よって上記「下降時しきい値」は 前記「上昇時しきい値」よりも上記ΔV及びIZ ×R4 分低い値となる。このよ うに上記「上昇時しきい値」と「下降時しきい値」との間に一定の差が生ずる特 性をヒステリシス特性と称し、安定した電圧比較動作をおこなう場合に必要とさ れる一般的な特性である。Therefore, the voltage applied to the non-inverting input terminal of the operational amplifier A 1 is a value at which the voltage of the power supply V CC is lower than the “threshold value at rise” by ΔV and I Z × R 4 described above. For the first time, the output voltage of the operational amplifier A 1 is inverted, that is, the value corresponding to the reference voltage supplied to the inverting input terminal of A 1 is lowered. Thus the "falling time threshold" becomes the ΔV and I Z × R 4 minutes less than the "rise time threshold". In this way, the characteristic that a certain difference is generated between the "rising threshold" and the "falling threshold" is called the hysteresis characteristic, which is generally required when performing stable voltage comparison operation. Characteristics.
【0020】 ここで、抵抗R3 に印加された電圧をVZ と称する。トランジスタQ2 におい てはコレクタ電流IZ に比してベース電流の値はほぼ無視できる程度に小さい値 であるため、コレクタ電流IZ は、 IZ ≒VZ /R3 となる。次にこのVZ は、Here, the voltage applied to the resistor R 3 is referred to as V Z. In the transistor Q 2, the value of the base current is almost negligible as compared with the collector current I Z , so that the collector current I Z is I Z ≈V Z / R 3 . Next, this V Z is
【0021】[0021]
【数1】 [Equation 1]
【0022】 でもとめられる。ここで、 VT =(kT/q) kはボルツマン定数、Tは絶対温度、qは電荷を示す。又、AE1、AE2はそれぞ れトランジスタQ1 、Q2 のPN接合の面積を示す。又、 AE1 ×I0 、AE2×I0 はそれぞれトランジスタの逆方向飽和電流の符号を逆 にした値に略等しい値である。It can also be stopped. Here, V T = (kT / q) k is the Boltzmann constant, T is the absolute temperature, and q is the electric charge. Further, A E1 and A E2 represent the areas of the PN junctions of the transistors Q 1 and Q 2 , respectively. Further, A E1 × I 0 and A E2 × I 0 are approximately equal to the values obtained by reversing the signs of the reverse saturation currents of the transistors.
【0023】 前記式において、抵抗R1 、R2 の相互の比、及び各トランジスタQ1 、Q 2 のそれぞれのPN接合の面積の相互の比を次に示すごとく適宜設定することに よって、式の温度係数を略ゼロとする。In the above equation, the resistance R1, R2Mutual ratio of each, and each transistor Q1, Q 2 The temperature coefficient of the equation is made substantially zero by appropriately setting the mutual ratio of the areas of the respective PN junctions as shown below.
【0024】 まずトランジスタQ1 のQ2 に対するそれぞれのPN接合の面積の比をnとす る。よって式は次の様になる。First, let n be the ratio of the area of each PN junction to the transistor Q 1 of Q 2 . Therefore, the formula is as follows.
【0025】[0025]
【数2】 [Equation 2]
【0026】 ここでWhere
【0027】[0027]
【数3】 [Equation 3]
【0028】 、即ち常温におけるVZ の温度に対する変化率を0とする。上式の左辺は、That is, the rate of change of V Z with respect to temperature at room temperature is set to 0. The left side of the above equation is
【0029】[0029]
【数4】 [Equation 4]
【0030】 となる。なお、式において、VBE2 ’とは、VBE2 に含まれるln(n)を外 に取り出してVBE2 から除いたものである。It becomes In the formula, V BE2 'is a value obtained by taking out ln (n) contained in V BE2 and removing it from V BE2 .
【0031】 この式の括弧内の値はVZ の温度係数であるため、次にこれを0とする。Since the value in the parentheses of this equation is the temperature coefficient of V Z , it is set to 0 next.
【0032】[0032]
【数5】 [Equation 5]
【0033】 となる。ここで、It becomes here,
【0034】[0034]
【数6】 [Equation 6]
【0035】 ともトランジスタのベース・エミッタ間電圧の温度係数であり、相互に等しいBoth are temperature coefficients of the base-emitter voltage of the transistor and are equal to each other.
【0036】[0036]
【数7】 [Equation 7]
【0037】 とすると、上式は、Then, the above equation becomes
【0038】[0038]
【数8】 [Equation 8]
【0039】 となる。式が成り立つように抵抗R1 、R2 の相互の抵抗値の比、及び各トラ ンジスタQ1 、Q2 のそれぞれのPN接合の面積の相互の比を適宜設定すればよ い。 又、トランジスタQ2 の動作点を適宜設定することによって、抵抗R3 の抵抗 値をそれ程大きくせずにQ2 のコレクタ電流IZ を抑制することができ、ヒステ リシス用抵抗R6 に供給する帰還電流IZ の電流値を比較的低くすることができ る。本実施例の場合、R3 を略100kΩとし、VZ を略100mVとすること によって略1μAの低電流の電流源を形成することができる。It becomes The ratio of the mutual resistance values of the resistors R 1 and R 2 and the ratio of the mutual area of the PN junctions of the respective transistors Q 1 and Q 2 may be appropriately set so that the equation is satisfied. Further, by appropriately setting the operating point of the transistor Q 2 , the collector current I Z of Q 2 can be suppressed without increasing the resistance value of the resistor R 3 so that it is supplied to the hysteresis resistor R 6 . The current value of the feedback current I Z can be made relatively low. In the case of the present embodiment, by setting R 3 to about 100 kΩ and V Z to about 100 mV, it is possible to form a low-current current source of about 1 μA.
【0040】 したがって、比較的低い抵抗値の抵抗を使用して温度によってその電流値が変 化しない低電流の電流源を形成することができる。よって比較回路1の消費電力 を低く抑制することができ、省エネルギー化を図ることができる。更に高精度で 高い抵抗値の抵抗を使用した回路をIC(集積回路)化する際に生ずる製造上の 問題点(特にICの面積が大きくなってしまう)を回避することができ、容易、 安価かつ小型にIC化をおこなうことができる。又、ヒステリシス用抵抗R6 に 流される電流IZ の温度係数を略ゼロにすることができるため、前記ΔV及びI Z ×R6 の温度係数を略ゼロとすることができ、温度変化に対してヒステリシス 特性が安定な比較回路を実現することができる。Therefore, it is possible to form a low-current current source whose current value does not change with temperature by using a resistor having a relatively low resistance value. Therefore, the power consumption of the comparison circuit 1 can be suppressed to a low level, and energy can be saved. Furthermore, it is possible to avoid manufacturing problems (particularly the IC area becomes large) that occur when converting a circuit using a highly accurate and high resistance resistor into an IC (integrated circuit). In addition, it is possible to make ICs in a small size. Also, the hysteresis resistance R6Current I flowing inZSince the temperature coefficient of ΔV and I can be made substantially zero, Z × R6The temperature coefficient of can be made substantially zero, and a comparator circuit with stable hysteresis characteristics against temperature changes can be realized.
【0041】 図3は図2の比較回路1が適用された前記ウォッチドッグ回路を示す。同図の ウォッチドッグ回路2は、この回路が適用される他のロジック回路等のシステム の電源VCCと、このシステムの動作の同期信号としての二つのクロックCK1、 CK2をそれぞれ監視するためのものである。ウォッチドッグ回路2は、ウォッ チドッグ部10と、電源監視部20と、クロック監視部30と、リセット出力部 40と、RCT部50とよりなる。RCT部50の演算増幅器A51の非反転入力 端子には、0.8Vの電圧が印加されている。FIG. 3 shows the watchdog circuit to which the comparison circuit 1 of FIG. 2 is applied. The watchdog circuit 2 in the figure is for monitoring the power supply V CC of the system such as another logic circuit to which this circuit is applied and the two clocks CK1 and CK2 as the synchronizing signals of the operation of this system. Is. The watchdog circuit 2 includes a watchdog unit 10, a power supply monitoring unit 20, a clock monitoring unit 30, a reset output unit 40, and an RCT unit 50. A voltage of 0.8 V is applied to the non-inverting input terminal of the operational amplifier A 51 of the RCT section 50.
【0042】 ウォッチドッグ部10は、大略三つのトランジスタQ11、Q12、Q13と、三つ のフリップフロップ回路F11、F12、F13と、二つの演算増幅器A11、A12とよ りなる。演算増幅器A12の非反転入力端子には0.2Vの電圧が印加されている 。ウォッチドッグ部10では、入力がそれぞれ否定された後にそれぞれの和をと る論理回路L11に入力される信号のうちの少なくとも一つが低(L)レベルであ ればその出力が高(H)レベルとなる。論理回路L11からS端子にHレベルの入 力を受けたフリップフロップ回路F11では、その出力QがHレベルとなり、トラ ンジスタQ11のベースに電流を流し込み、Q11をオン状態とする。オン状態とさ れたQ11ではコレクタ電流が流され、このコレクタ電流によって端子TC に接続 されたコンデンサCT の電荷を放電する。The watchdog unit 10 includes three transistors Q 11 , Q 12 , and Q 13 , three flip-flop circuits F 11 , F 12 , and F 13 and two operational amplifiers A 11 and A 12 . Become A voltage of 0.2 V is applied to the non-inverting input terminal of the operational amplifier A 12 . In the watchdog unit 10, if at least one of the signals input to the logic circuit L 11 that takes the sum of each negated input is low (L) level, its output is high (H). It becomes a level. In the flip-flop circuit F 11 which receives an H level input from the logic circuit L 11 to the S terminal, its output Q becomes H level, a current is flown into the base of the transistor Q 11 , and the Q 11 is turned on. A collector current flows in Q 11 which is in the ON state, and the collector current discharges the electric charge of the capacitor C T connected to the terminal T C.
【0043】 又、コンデンサCT の端子電圧が所定のしきい値電圧VCTに達すると演算増幅 器A12の反転入力端子に供給される電圧がA12のしきい値を越え、A12の出力が Hレベルとなる。フリップフロップ回路F11のリセット端子RにこのA12のHレ ベルの出力が入力され、これによってF11はリセットされ、そのQ出力がLレベ ルとなる。このLレベルの出力によってトランジスタQ11のベースには殆ど電流 が流れ込まなくなり、Q11はオフ状態となり、コンデンサCT の電荷の放電が停 止される。[0043] Further, the voltage terminal voltage of the capacitor C T is supplied to the inverting input terminal of the operational amplifier circuit A 12 reaches a predetermined threshold voltage V CT has exceeded the threshold value of the A 12, the A 12 The output goes high. The H-level output of A 12 is input to the reset terminal R of the flip-flop circuit F 11 , whereby F 11 is reset and its Q output becomes L-level. With this L level output, almost no current flows into the base of the transistor Q 11 , Q 11 is turned off, and the discharge of the electric charge of the capacitor C T is stopped.
【0044】 フリップフロップ回路F12のLレベルでセットされる端子XSには電源監視部 20の出力が接続されている。電源監視部20は後述するように前記比較回路1 と略同様の機能を有し、電源端子TVCC に供給される電源電圧VCCがしきい値よ り低い場合には、演算増幅器A1 の出力がLレベルとなる。このLレベルの信号 がフリップフロップ回路F12の前記XS端子に入力されるとF12がセットされ、 その出力QがHレベルとなる。その信号はリセット出力部40のNOR回路L42 に入力され、それによってL42の出力はLレベルとなり、それがNOT回路N41 で反転されてHレベルとされ、トランジスタQ41をオン状態とする。よって端子 TRST はLレベルとなる。 次にクロック監視部30は大略、三つのパルス発生器P1 〜P3 と、フリップ フロップ回路F31とよりなる。この回路30では、ウォッチドッグ回路2が適用 された前記システムから2種のクロックパルスCK1、CK2がそれぞれ端子T CK1 、TCK2 に入力される。パルス発生器P1 、P2 はそれぞれCK1、CK2 の立ち下がりエッジの入力を受けて負のパルスを発生する。フリップフロップ回 路F31ではパルス発生器P1 、P2 のそれぞれから入力される負のパルスを受け てセット及びリセットされ、出力QをHレベル及びLレベルとする。又、入力さ れた信号を反転した後に積をとる論理回路L31では、パルス発生器P1 、P2 の それぞれから発せられる負のパルスを受けてその間だけHレベルを出力する。パ ルス発生器P3 では、フリップフロップ回路F31の出力の立ち下がりエッジを受 けて正のパルスを発生する。NAND回路L32では、L31と、P3 のそれぞれの 出力を受けて双方ともHレベルの場合にのみLレベルの出力をおこなう。Flip-flop circuit F12The output of the power supply monitoring unit 20 is connected to the terminal XS set at the L level. The power supply monitoring unit 20 has a function substantially similar to that of the comparison circuit 1 as will be described later, and the power supply terminal TVCCSupply voltage V supplied toCCIs lower than the threshold, operational amplifier A1Output becomes L level. This L level signal is the flip-flop circuit F12F is input to the XS terminal of12Is set, and its output Q becomes H level. The signal is the NOR circuit L of the reset output unit 40.42 Input to L42Output becomes L level, which is the NOT circuit N41 Is inverted to H level, and transistor Q41Is turned on. Therefore terminal TRSTBecomes L level. Next, the clock monitoring unit 30 generally has three pulse generators P.1~ P3And the flip-flop circuit F31And consists of. In this circuit 30, two kinds of clock pulses CK1 and CK2 from the system to which the watchdog circuit 2 is applied are respectively supplied to the terminals T. CK1 , TCK2Entered in. Pulse generator P1, P2Receives a falling edge of CK1 and CK2, respectively, and generates a negative pulse. Flip-flop circuit F31Then the pulse generator P1, P2It is set and reset in response to the negative pulse input from each of, and the output Q is set to H level and L level. In addition, the logic circuit L that inverts the input signal and then calculates the product31Then, the pulse generator P1, P2It receives the negative pulse emitted from each of the above and outputs the H level only during that period. Pulse generator P3Then, the flip-flop circuit F31Generates a positive pulse on the falling edge of the output of. NAND circuit L32Then L31And P3In response to the respective outputs of the above, only when both are at the H level, the L level is output.
【0045】 このクロック監視回路30では、パルスCK1の立ち下がりエッジが入力され たときにフリップフロップ回路F31がセットされ、次にパルスCK2の立ち下が りエッジが入力されたときにF31がリセットされる。このリセットによってF31 からパルス発生器P3 に立ち下がりエッジが供給され、それによってP3 は正の パルスを発生する。このとき論理回路L31からはCK2から入力された立ち下が りエッジを受けてパルス発生器P2 から発生された負のパルスによるHレベルの 出力がなされている。したがってNAND回路L32ではこれらの正のパルス及び Hレベルの信号を同時に受けてLレベルの出力をおこなう。この出力は前記ウォ ッチドッグ部10の論理回路L11に入力され、前述のごとくコンデンサCT の電 荷を放電させる。[0045] In the clock monitoring circuit 30, is set flip-flop circuit F 31 when the falling edge of the pulse CK1 is inputted, F 31 when the next falling edge of the pulse CK2 is inputted Will be reset. This reset feeds the falling edge from F 31 to the pulse generator P 3 , which causes P 3 to generate a positive pulse. At this time, the logic circuit L 31 outputs the H level by the negative pulse generated from the pulse generator P 2 in response to the falling edge input from CK2. Therefore, the NAND circuit L 32 receives these positive pulse and H level signal at the same time and outputs L level. This output is input to the logic circuit L 11 of the watchdog unit 10 to discharge the charge of the capacitor C T as described above.
【0046】 電源監視部20は、前記比較回路1と実質的には略同様の回路構成とされてい る。ただし、比較回路1における電流源ICC1 は一端が電源端子TVCC に接続さ れた抵抗R20に置き換えられている。又、比較回路1中のヒステリシス用抵抗R 6 、トランジスタQ1 〜Q4 、抵抗R1 〜R3 、R7 はそれぞれその図示が省略 されている。この回路では、比較回路1同様、電源端子TVCC に供給された電源 VCCが上昇し前記「上昇時しきい値」に至った際に演算増幅器A1 の出力はHレ ベルとなり、下降し前記「下降時しきい値」に至った際にLレベルとなる。The power supply monitoring unit 20 has substantially the same circuit configuration as the comparison circuit 1. However, the current source I in the comparison circuit 1CC1Has a power terminal T at one endVCCResistor R connected to20Has been replaced by. Also, the hysteresis resistor R in the comparison circuit 1 6 , Transistor Q1~ QFour, Resistance R1~ R3, R7The illustration of each is omitted. In this circuit, like the comparison circuit 1, the power supply terminal TVCCPower supply VCCRises and reaches the above-mentioned "rising threshold", the operational amplifier A1Output becomes H level and becomes L level when it falls and reaches the above-mentioned "falling threshold value".
【0047】 図4は、図3の回路の動作タイムチャートを示す。同図中、(A)〜(E)は それぞれ電源電圧VCC、クロックCK1、CK2、コンデンサCT の電圧及び端 子TRST から出力されるリセット出力の電圧をそれぞれ示す。同図(A)中、電 源電圧VCCが除々に上昇し、時間aで0.8Vに達したとき、リセット出力部4 0のトランジスタQ41がオン状態とされ、同図(E)のリセット出力が略0とな る。更にVCCが上昇し、同図(A)で前記「上昇時しきい値」VSHに至った時点 bでは、前述のごとく電源監視部20の出力がHレベルとなる。この出力がウォ ッチドッグ部10のフリップフロップ回路F12のXS端子に入力され、F12がセ ットされ、そのXQ出力がLレベルとなり、それまでオン状態であったトランジ スタQ12をオフさせる。FIG. 4 shows an operation time chart of the circuit of FIG. In the figure, (A) to (E) respectively indicate the power supply voltage V CC , the clocks CK1 and CK2, the voltage of the capacitor C T , and the voltage of the reset output output from the terminal T RST . In the figure (A), when the power supply voltage V CC gradually rises and reaches 0.8 V at the time a, the transistor Q 41 of the reset output section 40 is turned on, and the transistor Q 41 of the figure (E) is turned on. The reset output becomes almost 0. When V CC further rises and reaches the above-mentioned "threshold value rising time" V SH in FIG. 7A, the output of the power supply monitoring unit 20 becomes H level as described above. This output is input to the XS terminal of the flip-flop circuit F 12 of the watchdog section 10, F 12 is set, its XQ output becomes L level, and the transistor Q 12 which was in the on state until then is turned off. ..
【0048】 これによってQ12のコレクタ・エミッタ間の略導通状態が解除され、電流源I CC11 を介してコンデンサCT に電荷が充電され始める。よってこの時点bから図 4(D)のコンデンサCT の電圧が上昇し始める。更にCT の電圧が上昇してし きい値VCTに達すると演算増幅器A11のしきい値を越え、A11の出力をLレベル とする。このLレベルが論理回路L11に入力され前述のごとくフリップフロップ 回路F11をセットし、トランジスタQ11をオン状態とし、コンデンサCT の電荷 を放電させる。又、A11の出力がLレベルとなったことによってフリップフロッ プ回路F12がリセットされる。よってF12のQ出力はLレベルとなる。更にA11 の出力がLレベルとされたことによってその信号がNOT回路N11、NAND回 路L12を介してフリップフロップ回路F13のXS端子に供給され、フリップフロ ップ回路F13がセットされる。By this, Q12The substantially conductive state between the collector and the emitter of the CC11 Through the capacitor CTThe electric charge begins to be charged. Therefore, from this time point b, the capacitor C in FIG.TVoltage starts to rise. Further CTThreshold voltage VCTOperational amplifier A11Exceeds the threshold of11Output of L level. This L level is the logic circuit L11Is input to the flip-flop circuit F as described above.11Set the transistor Q11Is turned on, and the capacitor CTDischarges the electric charge of. Also, A11Flip-flop circuit F becomes12Is reset. Therefore F12Q output of becomes the L level. Furthermore A11 Since the output of is set to the L level, the signal is changed to the NOT circuit N11, NAND circuit L12Through the flip-flop circuit F13Is supplied to the XS terminal of the flip-flop circuit F13Is set.
【0049】 コンデンサCT の放電によってその電圧が低下し、図4(D)の時点cで略0 .2Vとなると前述のごとく演算増幅器A12の出力がHレベルとなる。よってこ の出力がR端子に入力されてフリップフロップ回路F11がリセットされ、トラン ジスタQ11がオフ状態とされ再びコンデンサCT の充電が開始される。又、F11 のQ出力がLレベルとされたことによってその信号がフリップフロップ回路F13 のXR端子に入力され、F13がリセットされる。したがってF13のQ出力がLレ ベルとされ、これが前述のごとくLレベルとされたフリップフロップ回路F12の Q出力とともにリセット出力部40のNOR回路L42に入力され、これによって L42の出力はHレベルとされ、それがNOT回路N41を介して反転されてLレベ ルとされ、トランジスタQ41をオフさせる。よって同図(E)の時点cに示すご とくTRST 端子からHレベルの信号が出力される。The voltage of the capacitor C T decreases due to discharge, and the voltage decreases to about 0. When it becomes 2V, the output of the operational amplifier A 12 becomes H level as described above. Therefore, this output is input to the R terminal, the flip-flop circuit F 11 is reset, the transistor Q 11 is turned off, and the charging of the capacitor C T is started again. When the Q output of F 11 is set to L level, the signal is input to the XR terminal of the flip-flop circuit F 13 and F 13 is reset. Therefore, the Q output of F 13 is set to the L level, and this is input to the NOR circuit L 42 of the reset output section 40 together with the Q output of the flip-flop circuit F 12 which is set to the L level as described above, whereby the output of L 42 is output. Is set to the H level, which is inverted through the NOT circuit N 41 and set to the L level, turning off the transistor Q 41 . Therefore, an H level signal is output from the very T RST terminal shown at time point c in FIG.
【0050】 それ以降は、前述のごとくクロック監視部30によって各クロックCK1、C K2のそれぞれが順次入力されることによって略周期的に図4(B)、(C)中 のd、d’、d”のそれぞれの時点でパルス発生器P3 から正のパルスが発生さ れ、それによってウォッチドッグ部10の論理回路L11にLレベルが供給される 。したがってフリップフロップ回路F11がセットされてトランジスタQ11がオン 状態とされてs同図(B)、(C)中のd、d’、d”のそれぞれの時点に示す ごとくコンデンサCT が放電されてその電圧が略0.2Vとなる。更にそれによ って前述のごとく演算増幅器A12の出力がHレベルとされ、フリップフロップ回 路F11がリセットされ、トランジスタQ11がオフとされてコンデンサCT の充電 が開始される。Thereafter, as described above, the clock monitoring unit 30 sequentially inputs the clocks CK1 and CK2, respectively, whereby d, d ′, and At each time point of d ″, a positive pulse is generated from the pulse generator P 3 to supply the L level to the logic circuit L 11 of the watchdog section 10. Therefore, the flip-flop circuit F 11 is set. The transistor Q 11 is turned on, and the capacitor C T is discharged as shown at the time points d, d ′, and d ″ in FIGS. Become. As a result, the output of the operational amplifier A 12 is set to H level, the flip-flop circuit F 11 is reset, the transistor Q 11 is turned off, and the charging of the capacitor C T is started.
【0051】 電源VCCが前記「下降時しきい値」VSL以上であり、クロックCK1、CK2 のそれぞれが正常に周期的に発生されている間は上記動作が繰り返される。した がってリセット出力部40のトランジスタQ41がオン状態とされることはなく、 端子TRST から出力されるリセット出力はHレベルが保持される。しかるに図4 の時点gに示すごとくクロックCK2は周期的に入力されているがCK1が途絶 えた場合、その後クロック監視部30のパルス発生器P1 は負のパルスを発生せ ず、したがってフリップフロップ回路F31はパルス発生器P2 から発生された負 のパルスによってリセットされた後は再びセットされることがない。よってそれ 以降パルス発生器P3 から正のパルスが発生されず、ウォッチドッグ部10にL レベルが供給されることがない。The above operation is repeated while the power supply V CC is equal to or higher than the “falling threshold value” V SL and the clocks CK1 and CK2 are normally generated periodically. Therefore, the transistor Q 41 of the reset output section 40 is not turned on, and the reset output output from the terminal T RST is maintained at the H level. However, when the clock CK2 is periodically input as shown at time point g in FIG. 4 but CK1 is interrupted, the pulse generator P 1 of the clock monitoring unit 30 does not generate a negative pulse after that, and therefore the flip-flop circuit is not generated. F 31 cannot be set again after it has been reset by the negative pulse generated by pulse generator P 2 . Therefore, thereafter, no positive pulse is generated from the pulse generator P 3, and the L level is not supplied to the watchdog unit 10.
【0052】 このようにウォッチドッグ部10にLレベルが供給されないとコンデンサCT は放電されず、その電圧は上昇する。図4(D)中hの時点のでこの電圧がしき い値VCHに達すると前述のごとくウォッチドッグ部10の演算増幅器A11の出力 がLレベルとなり、その信号がNOT回路N11、NAND回路L12を介してフリ ップフロップ回路F13のXS端子に供給され、F13をセットする。ここでHレベ ルとされたF13のQ出力は、AND回路L41を介してNOR回路L42に供給され 、L42の出力をLレベルとする。この信号はNOT回路N41で反転されHレベル とされてトランジスタQ41をオン状態とする。よって端子TRST から供給される リセット出力は図4(E)のhの時点に示すごとく略0.2Vに立ち下がる。As described above, when the L level is not supplied to the watchdog unit 10, the capacitor C T is not discharged and its voltage rises. When this voltage reaches the threshold value V CH at time h in FIG. 4 (D), the output of the operational amplifier A 11 of the watchdog unit 10 becomes L level as described above, and the signal thereof is the NOT circuit N 11 and the NAND circuit. It is supplied to the XS terminal of the flip-flop circuit F 13 via L 12 , and sets F 13 . The Q output of F 13 , which is set to the H level here, is supplied to the NOR circuit L 42 via the AND circuit L 41, and the output of L 42 is set to the L level. This signal is inverted by the NOT circuit N 41 and set to H level to turn on the transistor Q 41 . Therefore, the reset output supplied from the terminal T RST falls to about 0.2 V as shown at the time point h in FIG. 4 (E).
【0053】 又、電源端子TVCC に電源VCCを供給する図示せぬ電源供給手段の故障等によ って図4(A)のlの時点に示すごとく電源電圧VCCが「下降時しきい値」VSL まで低下した場合、前述のごとく電源監視回路20の演算増幅器A1 の出力はL レベルとなる。この信号はウォッチドッグ部10のフリップフロップ回路F12の XS端子に入力され、F12をセットする。これによってF12のQ出力はHレベル とされ、その信号を受けたリセット出力部40のNOR回路L42はLレベルを出 力し、これがN41で反転されてトランジスタQ41をオン状態にする。よって端子 TRST から供給されるリセット出力は図3中(E)のlの時点に示すごとく略0 .2Vまで立ち下がる。このようにリセット出力を略0とすることによってウォ ッチドッグ回路2が適用されたシステムをリセットし、電源VCC低下あるいはク ロックCK1、CK2の停止等によるシステムの誤動作を防止する。In addition, due to a failure of a power supply means (not shown) that supplies the power supply V CC to the power supply terminal T VCC , the power supply voltage V CC is "decreased at the time of falling" as shown at the time point l in FIG. 4 (A). When it decreases to the "threshold value" V SL , the output of the operational amplifier A 1 of the power supply monitoring circuit 20 becomes L level as described above. This signal is input to the XS terminal of the flip-flop circuit F 12 of the watchdog unit 10 to set F 12 . The Q output of this by F 12 is an H level, NOR circuit L 42 of reset output section 40 that has received the signal Outputs an L level, which is being inverted transistor Q 41 in the ON state at N 41 .. Therefore, the reset output supplied from the terminal T RST is approximately 0 .. It falls to 2V. By setting the reset output to approximately 0 in this way, the system to which the watchdog circuit 2 is applied is reset, and the malfunction of the system due to the reduction of the power supply V CC or the stop of the clocks CK1 and CK2 is prevented.
【0054】 又、電源監視部20の端子TCNには、コンデンサCN を接続することによって 前記電源供給手段から入力される電源VCCに含まれるノイズを吸収させ、それら のノイズによるウォッチドッグ回路2の誤動作等を防止することができる。ここ で前述のごとく電源監視回路20には前記比較回路1のヒステリシス用抵抗R6 に相当する抵抗の図示が省略されており、実際にはノイズ防止用コンデンサCN はこの抵抗R6 を介して演算増幅器A1 に接続されている。したがって電源VCC 変動時のコンデンサCN の充放電作用による過渡現象が演算増幅器A1 の電圧検 出機能に悪影響を与えることが抑制される。Further, by connecting a capacitor C N to the terminal T CN of the power supply monitor 20, noise contained in the power supply V CC input from the power supply means is absorbed, and a watchdog circuit due to the noise is absorbed. 2 can be prevented. Here, as described above, the illustration of the resistor corresponding to the hysteresis resistor R 6 of the comparison circuit 1 is omitted in the power supply monitoring circuit 20, and the noise prevention capacitor C N is actually connected via this resistor R 6. It is connected to the operational amplifier A 1 . Therefore, it is possible to prevent the transient phenomenon due to the charging / discharging action of the capacitor C N when the power source V CC fluctuates from adversely affecting the voltage detection function of the operational amplifier A 1 .
【0055】 なお、上記実施例は本考案をウォッチドッグ回路に適用した例であったが、こ れに限らず、他の電源監視回路に適用することができることは言うまでもない。Although the above embodiment is an example in which the present invention is applied to the watchdog circuit, it is needless to say that the present invention is not limited to this and can be applied to other power supply monitoring circuits.
【0056】[0056]
上述の如く本考案によれば、被比較電圧が電圧比較手段に供給される際に介さ れる電圧降下量の温度係数を略ゼロとすることができるようにしたため、温度変 化に対して安定したヒステリシス特性を実現することができるとともに、電流制 御手段のPN接合素子の動作点を適宜設定することによって、第1の電圧降下手 段に供給する電流を小さくすることができ、低消費電力化を図ることができると ともに、安価、容易且つ小型にIC化をおこなうことができる。 As described above, according to the present invention, the temperature coefficient of the amount of voltage drop that occurs when the voltage to be compared is supplied to the voltage comparison means can be made substantially zero, so that it is stable against temperature changes. It is possible to realize a hysteresis characteristic, and by appropriately setting the operating point of the PN junction element of the current control means, it is possible to reduce the current supplied to the first voltage drop means and reduce the power consumption. At the same time, it is possible to inexpensively, easily, and miniaturize the IC.
【図1】本考案の原理回路図である。FIG. 1 is a schematic circuit diagram of the present invention.
【図2】本考案の一実施例の回路図である。FIG. 2 is a circuit diagram of an embodiment of the present invention.
【図3】図2の回路が適用されたウォッチドッグ回路の
回路図である。3 is a circuit diagram of a watchdog circuit to which the circuit of FIG. 2 is applied.
【図4】図3の回路の動作タイムチャートである。FIG. 4 is an operation time chart of the circuit of FIG.
【図5】従来の一例の回路図である。FIG. 5 is a circuit diagram of a conventional example.
1、100 比較回路 101 電圧比較手段 102 電流供給手段 A1 演算増幅器(電圧比較手段) Q1 NPNトランジスタ(第3のトランジスタ) Q2 NPNトランジスタ(第2のトランジスタ) Q4 NPNトランジスタ(第1のトランジスタ) R1 抵抗(第2の電圧降下手段) R2 抵抗(第3の電圧降下手段) R3 抵抗(第4の電圧降下手段) R6 抵抗(第1の電圧降下手段)1, 100 comparison circuit 101 voltage comparison means 102 current supply means A 1 operational amplifier (voltage comparison means) Q 1 NPN transistor (third transistor) Q 2 NPN transistor (second transistor) Q 4 NPN transistor (first transistor) transistor) R 1 resistance (second voltage drop means) R 2 resistor (third voltage drop means) R 3 resistor (fourth voltage drop means) R 6 resistance (first voltage drop means)
Claims (2)
果に応じて出力値を変化させる電圧比較手段と、該電圧
比較手段の出力に応じた出力電流を供給する電流供給手
段と、該電流供給手段の出力電流が供給され該出力電流
値に応じた電圧降下を生じる第1の電圧降下手段とより
なり、 前記被比較電圧は前記第1の電圧降下手段を介して前記
電圧比較手段に供給され、 前記電流供給手段は、前記出力電流の温度係数が略ゼロ
となるような構成とされてなる比較回路。1. A voltage comparison means for comparing a compared voltage with a reference voltage and changing an output value according to the result, a current supply means for supplying an output current according to the output of the voltage comparison means, and And a first voltage drop unit that receives the output current of the current supply unit and causes a voltage drop corresponding to the output current value. The compared voltage is supplied to the voltage comparison unit via the first voltage drop unit. The comparison circuit is configured such that the temperature coefficient of the output current is substantially zero.
の出力によって実質的に駆動される第1のトランジスタ
と、 該第1のトランジスタのエミッタにベースが接続され、
該第1のトランジスタによって駆動される第2のトラン
ジスタと、 該第1のトランジスタによって駆動される第3のトラン
ジスタと、 該第1のトランジスタのエミッタと該第3のトランジス
タのベースとを接続し、供給される電流値に応じた電圧
降下を生ずる第2の電圧降下手段と、 第3のトランジスタのベース・エミッタ間を接続し、供
給される電流値に応じた電圧降下を生ずる第3の電圧降
下手段と、 該第2のトランジスタのエミッタと該第3のトランジス
タのエミッタとを接続し、供給される電流値に応じた電
圧降下を生ずる第4の電圧降下手段とを有し、該第2の
トランジスタのコレクタ電流を前記出力電流とし、該第
4の電圧降下手段に印加される電圧の温度係数を略ゼロ
とするよう前記第2及び第3の電圧降下手段のそれぞれ
の電圧降下量の相互の比並びに前記第2及び第3のトラ
ンジスタのそれぞれのPN接合面積の相互の比を設定し
てなる請求項1記載の比較回路。2. The current supply means has a first transistor substantially driven by the output of the voltage comparison means, and a base connected to an emitter of the first transistor,
Connecting a second transistor driven by the first transistor, a third transistor driven by the first transistor, an emitter of the first transistor and a base of the third transistor, A second voltage drop means for producing a voltage drop according to the supplied current value and a third voltage drop for producing a voltage drop according to the supplied current value by connecting between the base and emitter of the third transistor. Means for connecting the emitter of the second transistor and the emitter of the third transistor, and a fourth voltage drop means for producing a voltage drop according to the value of the current supplied, the second voltage drop means The collector current of the transistor is used as the output current, and the temperature coefficient of the voltage applied to the fourth voltage lowering means is set to substantially zero, and the second and third voltage lowering means respectively. 2. The comparison circuit according to claim 1, wherein a mutual ratio of the voltage drop amounts of the above and a mutual ratio of the PN junction areas of the second and third transistors are set.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP341192U JPH0564901U (en) | 1992-01-31 | 1992-01-31 | Comparison circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP341192U JPH0564901U (en) | 1992-01-31 | 1992-01-31 | Comparison circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0564901U true JPH0564901U (en) | 1993-08-27 |
Family
ID=11556642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP341192U Pending JPH0564901U (en) | 1992-01-31 | 1992-01-31 | Comparison circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0564901U (en) |
-
1992
- 1992-01-31 JP JP341192U patent/JPH0564901U/en active Pending
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